特許
J-GLOBAL ID：201103021460899010
炭化珪素半導体素子及びその製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
内藤 浩樹
, 永野 大介
, 藤井 兼太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2009-147410
公開番号（公開出願番号）：特開2011-003825
出願日： 2009年06月22日
公開日（公表日）： 2011年01月06日
要約：
【課題】半導体素子において、半導体基板に存在する欠陥に起因する素子特性の低下を抑制する。【解決手段】半導体基板101と、半導体基板101の表面に形成されたエピタキシャル層102と、エピタキシャル層102の上に形成されたゲート絶縁膜111と、ゲート絶縁膜111によってエピタキシャル層102から絶縁されたゲート電極113とを備え、ウェル領域105とチャネル層115との間にウェル領域に比べて欠陥密度が低い欠陥伝播抑制層116を備えている。この欠陥伝播抑制層116により、半導体基板101からの基板面転移を刃状転移に変換することにより、ゲート絶縁膜111直下におけるチャネル層115における欠陥密度が、ウェル領域105の欠陥密度の50%以下とする。【選択図】図1
請求項（抜粋）：
半導体基板の主面上に形成された第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層内に形成された第2導電型の不純物を含むウェル領域と、
前記ウェル領域内に形成された第1導電型の不純物を含むソース領域と、
前記ウェル領域内に形成された第2導電型の不純物を含むコンタクト領域と、
前記ウェル領域の表面に対向する位置に設けられたゲート絶縁膜と、
前記ウェル領域と前記ゲート絶縁膜との間に形成された第3の炭化珪素層からなるチャネル層と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域と接する位置に形成されたソース電極と、
前記半導体基板の主面と対向する面の上に形成されたドレイン電極と、
前記ウェル領域と前記チャネル層との間に前記ウェル領域に比べて欠陥密度が低い第2の炭化珪素層と、
を備えていることを特徴とする炭化珪素半導体素子。
IPC (3件)：
H01L 29/78
, H01L 29/12
, H01L 21/336
H01L29/78 652T
, H01L29/78 658E
, H01L29/78 652E
