特許
J-GLOBAL ID：201103022237166253
半導体メモリ装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：特許公告
出願番号（国際出願番号）：特願平1-148676
公開番号（公開出願番号）：特開平3-012897
出願日： 1989年06月12日
公開日（公表日）： 1991年01月21日
請求項（抜粋）：
【請求項1】行及び列状に配置され、行線及び列線に接続されており、第1又は第2の記憶状態にある複数のメモリセルと、第1のダミー列線に接続され、前記第1の記憶状態と等価な記憶状態にある複数の第1のダミーセルと、第2のダミー列線に接続されて前記第2の記憶状態と等価な記憶状態にある複数の第2のダミーセルと、前記列線に接続された第1の負荷回路と、前記第1のダミー列線に接続された、第2の負荷回路と、前記第2のダミー列線に接続された、第3の負荷回路と、前記第1の負荷回路からの出力が第1の入力部に入力されて前記第2の負荷回路からの出力と前記第3の負荷回路からの出力とが第2の入力部に個別に入力され、前記第1の入力部に入力された前記第1の負荷回路からの出力と、前記第2の入力部に入力された前記第2及び第3の負荷回路からの出力とを比較することによって、前記メモリセルの記憶状態を検出する記憶状態検出部とを備え、前記第1、第2及び第3の負荷回路は、回路構成が等価であることを特徴とする半導体メモリ装置。
IPC (1件)：
FI (1件)：
引用特許：
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