特許
J-GLOBAL ID：201103022955237703
半導体デバイスの素子隔離層形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：特許公報
出願番号（国際出願番号）：特願平11-002706
公開番号（公開出願番号）：特開平11-260911
特許番号：特許第3154057号
出願日： 1999年01月08日
公開日（公表日）： 1999年09月24日
請求項（抜粋）：
【請求項1】 半導体基板上にバッファ酸化膜、CVD酸化膜層、第1窒化物層を積層形成し、第1窒化物層を選択的に除去し、それをマスクにして半導体基板を露出させるステップと、選択的に露出された半導体基板上に第2窒化物層を形成し、CVD酸化膜層が露出されるように第2窒化物層を平坦化するステップと、平坦化された第2窒化物層をマスクに用いて、露出されたCVD酸化膜層及びバッファ酸化膜を除去して、上側の幅を広くされた窒化物パターン層を半導体基板上に形成するステップと、窒化物パターン層の側面に側壁を形成し、それをマスクにして露出された半導体基板を選択的にエッチングして勾配を持つトレンチを形成するステップと、トレンチを含む全面に埋め込み用絶縁物質層を堆積し、窒化物パターン層の表面が露出されるように埋め込み用絶縁物質層を平坦化し、それをマスクにして窒化物パターン層とその下のバッファ層を除去するステップと、埋め込み用絶縁物質層をエッチバックして、半導体基板のトレンチに埋め込まれると共に両側が基板表面に載せられた素子隔離層を形成するステップと、を備えることを特徴とする半導体デバイスの素子隔離層形成方法。
IPC (2件)：
FI (2件)：
H01L 21/76 D
, H01L 21/76 L
