特許
J-GLOBAL ID：201103024761202979
プログラム・ループを並列に処理する方法および装置
発明者：
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出願人/特許権者：
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代理人 (2件)：
本城 雅則
, 本城 吉子
公報種別：特許公報
出願番号（国際出願番号）：特願2002-551695
特許番号：特許第3738253号
出願日： 2001年12月20日
請求項（抜粋）：
【請求項1】パイプライン方式のプロセッサの第1パイプラインによって、ループ・セットアップ命令の特定の実体に対応する第1ハードウェア・ループのためのループ条件をフェッチする段階と、
パイプライン方式のプロセッサの前記第1パイプラインを経由してループ・セットアップ命令の前記特定の実体に対応する前記第1ハードウェア・ループの前記ループ条件の第1を伝播する第1の伝播段階と、
前記ループ条件の第2を前記パイプライン方式のプロセッサの前記第1パイプラインから前記パイプライン方式のプロセッサの前記第2パイプラインへ配送する段階と、
前記パイプライン方式のプロセッサの前記第2パイプラインを経由してループ・セットアップ命令の前記特定の実体に対応する前記第1ハードウェア・ループのための前記ループ条件の第2を、前記第1の伝播段階と並行して、伝播する第2の伝播段階と、
から構成されることを特徴とする方法。
IPC (1件)：
FI (2件)：
G06F 9/38 330 E
, G06F 9/38 370 X
