特許

J-GLOBAL ID：201103024871766932

薄膜トランジスタ、薄膜集積回路装置及びそれらの製造方法

発明者： 後藤 大介
出願人/特許権者： 大日本印刷株式会社
代理人 (1件)： 吉村 俊一
公報種別：公開公報
出願番号（国際出願番号）：特願2010-072982
公開番号（公開出願番号）：特開2011-205017
出願日： 2010年03月26日
公開日（公表日）： 2011年10月13日
要約：

【課題】低価格化の要請に応えることができ、半導体膜として用いた酸化物半導体膜にダメージを与えない手段を含む薄膜トランジスタ及びその製造方法、並びにその薄膜トランジスタを含む集積回路及びその製造方法を提供する。【解決手段】基材1上に酸化物半導体膜3をパターン形成する工程と、活性化処理により酸化物半導体膜3にソース・ドレイン接続領域3s,3dを形成する工程と、ソース・ドレイン接続領域3s,3dが形成された酸化物半導体膜3を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜4を形成する工程と、ゲート絶縁膜4にコンタクトホール5を開けてソース・ドレイン電極6を前記ソース・ドレイン接続領域3s,3dに接続するとともに酸化物半導体膜3上にゲート電極7を形成する工程と、を少なくとも有する製造方法により上記課題を解決する。【選択図】図1

請求項（抜粋）：

基材上に酸化物半導体膜をパターン形成する工程と、 活性化処理により前記酸化物半導体膜にソース・ドレイン接続領域を形成する工程と、 前記ソース・ドレイン接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜にコンタクトホールを開けてソース・ドレイン電極を前記ソース・ドレイン接続領域に接続するとともに前記酸化物半導体膜上にゲート電極を形成する工程と、を少なくとも有することを特徴とする薄膜トランジスタの製造方法。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (6件)：

H01L29/78 618B ,  H01L29/78 616L ,  H01L29/78 617T ,  H01L29/78 613Z ,  H01L29/78 627C ,  H01L29/78 617V

Fターム (59件)：

5F110AA26 ,  5F110AA30 ,  5F110BB01 ,  5F110CC01 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110DD24 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF27 ,  5F110FF28 ,  5F110FF30 ,  5F110FF36 ,  5F110GG01 ,  5F110GG07 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG43 ,  5F110GG44 ,  5F110HK08 ,  5F110HK31 ,  5F110HL01 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL07 ,  5F110HL22 ,  5F110HL23 ,  5F110HL24 ,  5F110NN02 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN71 ,  5F110NN72 ,  5F110PP01 ,  5F110PP03 ,  5F110PP10 ,  5F110QQ06 ,  5F110QQ08