特許

J-GLOBAL ID：201103025490106649

フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置用のバンク選択回路

発明者： ティアオ-ウア・クオ ,  笠 靖 ,  ナンシー・レオン ,  ジョニー・チェン ,  ミヒャエル・ファン・ブスキルク
出願人/特許権者： スパンション エルエルシー
代理人 (1件)： 片山 修平
公報種別：特許公報
出願番号（国際出願番号）：特願2000-571461
特許番号：特許第4279469号
出願日： 1999年08月16日
請求項（抜粋）：

【請求項1】 フレキシブル・バンク区分アーキテクチャを有する不揮発性メモリ装置用のバンク選択回路であって、 複数の所定のメモリ区分境界から選択されたメモリ区分境界を指定し、該選択されたメモリ区分境界に基づいて区分境界指示信号を生成するためのメモリ境界オプション(18)であって、メモリを上位メモリ・バンクと下位メモリ・バンクとに分離する前記選択されたメモリ区分境界を指定するための区分指示回路(18)を有し、該区分指示回路(18)が、 前記選択されたメモリ区分境界を同定する上位バンク導体線ギャップ(24)によって分離された第1(20)及び第2(22)の上位バンク導体線セグメントを有し、該第1の上位バンク導体線セグメント(20)が直流共通電圧を受け取るときに用いる第1の端部を有し、前記第2の上位バンク導体線セグメント(22)がグランドに接続するときに用いる第2の端部を有している、上位バンク導体線(32)と、 前記選択されたメモリ区分境界を同定する下位バンク導体線ギャップ(30)によって分離された第1(26)及び第2(28)の下位バンク導体線セグメントを有し、該第1の下位バンク導体線セグメント(26)が直流共通電圧を受け取るときに用いる第1の端部を有し、前記第2の下位バンク導体線セグメント(28)がグランドに接続するときに用いる第2の端部を有している下位バンク導体線(34)とを備えたものと、 前記メモリ境界オプション(18)に接続され、前記区分境界指示信号を受け取ったときに、前記選択されたメモリ区分境界におけるメモリの上位メモリ・バンク及び下位メモリ・バンクへの区分の位置に基づいて選択されたビット値を有するバンク選択コードの複数のコード・ビットを生成するエンコーダ(2)と、 該エンコーダ(2)から前記バンク選択コードを受け取るように接続され、さらにメモリ・アドレスの複数のメモリ・アドレス・ビットを受け取るように接続され、該メモリ・アドレスが上位メモリ・バンクと下位メモリ・バンクのどちらに属するかを示すためのバンク選択出力を有するデコーダ(3)と、 を具備するバンク選択回路。

IPC (2件)：

G11C 16/02 ( 200 6.01) ,  G11C 16/06 ( 200 6.01)

FI (2件)：

G11C 17/00 614 ,  G11C 17/00 633 A