特許

J-GLOBAL ID：201103027227646437

保護回路

発明者： ロジャー・スコット・ハースト ,  グレン・ギルフェザー
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド
代理人 (1件)： 深見 久郎 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-158155
公開番号（公開出願番号）：特開平2-119169
特許番号：特許第3041364号
出願日： 1989年06月20日
公開日（公表日）： 1990年05月07日
請求項（抜粋）：

【請求項1】静電放電によって起こる不注意による損傷を防ぐためのバイポーラ集積回路のための保護回路であって、複数個のクランプネットワーク(C1-Cn)を備え、前記複数個のクランプネットワーク(C1-Cn)の各々が集積回路のいくつかの外部入力/出力ピン(P1-Pn)の対応する1個と外部サブストレートピン(PS)に接続されている共通母線(14)との間に接続されており、前記複数個のクランプネットワーク(C1-Cn)の各々はシリコン制御整流器(T1)、ダイオード(D1)、第1の抵抗器(R1)、および第2の抵抗器(R2)を含み、前記シリコン制御整流器(T1)はPNP型バイポーラトランジスタ(Q1)およびNPN型バイポーラトランジスタ(Q2)によって形成され、前記PNP型トランジスタ(Q1)のエミッタは対応する外部入力/出力ピンに接続され、そのベースは対応するノードで前記NPN型トランジスタ(Q2)のコレクタに接続され、かつそのコレクタは前記NPN型トランジスタ(Q2)のベースに接続され、前記NPN型トランジスタ(Q2)のエミッタは共通母線(14)に接続され、前記ダイオード(D1)のカソードは前記PNP型トランジスタ(Q1)のエミッタに接続され、かつそのアノードは共通母線(14)に接続され、前記第1の抵抗器(R1)の一方端は前記PNP型トランジスタ(Q1)のエミッタに接続され、かつその他方端は前記PNP型トランジスタ(Q1)のベースに接続され、前記第2の抵抗器(R2)の一方端は前記NPN型トランジスタ(Q2)のベースに接続され、かつその他方端は前記NPN型トランジスタ(Q2)のエミッタに接続され、さらに対応するノードのそれぞれの1つと共通母線(14)との間に接続される静電放電から保護されるべき内部回路部分を備え、それによっていくつかの外部入力/出力ピン(P1-Pn)の1個が所定の値よりも高い電圧を受取り、残りの外部入力/出力ピン(P1-Pn)の他の1個が接地電位に接触する場合、前記内部回路部分を保護するために前記複数個のクランプネットワークの1つにおける1個のシリコン制御整流器と前記複数個のクランプネットワークの他の1つにおける1個のダイオードとによって放電経路が形成される、保護回路。

IPC (2件)：

H01L 27/06 ,  H05F 3/02

FI (2件)：

H01L 27/06 101 P ,  H05F 3/02 L