特許
J-GLOBAL ID：201103027856605360
論理回路
発明者：
出願人/特許権者：
,
代理人 (1件)：
藤巻 正憲
公報種別：特許公報
出願番号（国際出願番号）：特願平11-351501
公開番号（公開出願番号）：特開2001-168708
特許番号：特許第3471268号
出願日： 1999年12月10日
公開日（公表日）： 2001年06月22日
請求項（抜粋）：
【請求項1】 偶数本の入力ビット線と、前記偶数本の入力ビット線を夫々伝播する複数の信号ビットを第1のタイミングで同時にラッチする複数個のラッチ回路からなる第1のラッチ回路群と、前記偶数本の入力ビット線を夫々伝播する複数の信号ビットを第2のタイミングで同時にラッチする複数個のラッチ回路からなる第2のラッチ回路群と、前記偶数本の入力ビット線のうち半分の入力ビット線を伝播する信号をラッチする複数個の前記ラッチ回路の出力端がワイアドオアされた第1のノードと、前記偶数本の入力ビット線のうち残りの半分の入力ビット線を伝播する信号をラッチする複数個の前記ラッチ回路の出力端がワイアドオアされた第2のノードと、前記第1及び第2のノードがワイアドオアされた第3のノードと、次の信号ビットをラッチする前までに前記第1及び第2のラッチ回路群に対し一方のラッチ回路群にラッチされている信号ビットを前記第1のノードへ順次出力した後に他方のラッチ回路群にラッチされている信号ビットを前記第2のノードへ順次出力させる第1の制御手段と、前記第1及び第2のノードに順次出力された信号ビットを、前記両ノードから交互に前記第3のノードへ出力する第2の制御手段と、を有することを特徴とする論理回路。
IPC (2件)：
FI (2件)：
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