特許
J-GLOBAL ID：201103028689874520
デジタル回路の設計装置および設計方法、並びに、プログラムおよび格納媒体
発明者：
,
出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：特許公報
出願番号（国際出願番号）：特願2001-378776
公開番号（公開出願番号）：特開2002-183234
特許番号：特許第4014080号
出願日： 2001年12月12日
公開日（公表日）： 2002年06月28日
請求項（抜粋）：
【請求項1】デジタル回路を設計する装置であって、
該デジタル回路の少なくとも1つの第1の部分の少なくとも1つの第1のモデルが、相互にコミュニケーションを行う複数の同時プロセスに対応する少なくとも1つの高位ハードウェア記述言語で表現されたものとして提供されると、該第1のモデルを、少なくとも1つの第1のプログラミング言語の少なくとも1つのソフトウェアモデルに変換するシミュレーションモデル生成部と、
前記デジタル回路の少なくとも1つの第2の部分の少なくとも1つの第2のモデルが、少なくとも1つの第2のプログラミング言語で提供されるとともに、前記ソフトウェアモデルが提供されると、異質言語インターフェースにより、前記第1のプログラミング言語とコミュニケーションを行い、かつ前記第2のプログラミング言語と直接的にコミュニケーションを行って、前記ソフトウェアモデルと前記第2のモデルとのコ・シミュレーションを行って、前記同時プロセスを順次ソフトウェアプロセスに変換するシミュレーションエンジンと、
前記シミュレーションエンジンによる前記コ・シミュレーションの結果が正しいかを確認する第1確認手段と、
該第1確認手段による前記コ・シミュレーションの結果が正しい場合に、前記第1の部分と前記第2の部分とが合成可能であるかを確認する第2確認手段と、
該第2確認手段により合成可能である場合に、前記デジタル回路の低位ハードウェア記述を生成する低位ハードウェア記述生成手段と、
を備え、
前記シミュレーションエンジンが、前記同時プロセスのそれぞれのために、ジャンプ命令およびループ終了条件を有するプロセスループを含むソフトウェアコードを生成し、前記同時プロセスのそれぞれのループ終了条件を解析することにより、前記同時プロセスの全てのループが非終了であり得るかどうかを判定し、ループが非終了である場合に、該非終了の前記同時プロセスにおける前記ジャンプ命令をイグジットポイントと置き換えることを特徴とするデジタル回路の設計装置。
IPC (1件)：
FI (1件)：
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