特許

J-GLOBAL ID：201103029526023007

半導体装置の製造方法

発明者： 利部 直樹
出願人/特許権者： エルピーダメモリ株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2009-210207
公開番号（公開出願番号）：特開2011-061055
出願日： 2009年09月11日
公開日（公表日）： 2011年03月24日
要約：

【課題】生産性や低コスト性を維持しながら、配線基板の反りを低減できる半導体装置の製造方法を提供する。【解決手段】ダイシングライン30によって区画された複数のチップ搭載領域1aを有する配線基板1の第1の面20に反り抑制部材31を形成するステップと、配線基板1の第1の面20とは反対側の第2の面10の各チップ搭載領域1a上に、それぞれ半導体チップ41を搭載するステップと、半導体チップ41を一括して樹脂封止し、配線基板1の第2の面10に封止樹脂層51を形成するステップと、配線基板1をダイシングライン30に沿って切断し、それぞれが半導体チップ41を含む複数の半導体装置2に分割するステップと、を含み、反り抑制部材31を形成するステップが、封止樹脂層51を形成するステップ中に配線基板1に生じる応力が実質的にゼロとなるように、反り抑制部材31を配線基板1の第1の面10に形成することを含んでいる。【選択図】図4

請求項（抜粋）：

ダイシングラインによって区画された複数のチップ搭載領域を有する配線基板の第1の面に、前記配線基板の反りを抑制するための反り抑制部材を形成するステップと、 前記反り抑制部材を形成した後で、前記配線基板の前記第1の面とは反対側の第2の面の前記各チップ搭載領域上に、それぞれ半導体チップを搭載するステップと、 前記配線基板に搭載された前記半導体チップを一括して樹脂封止し、前記配線基板の前記第2の面に熱硬化性樹脂からなる封止樹脂層を形成するステップと、 前記封止樹脂層が形成された前記配線基板を、前記ダイシングラインに沿って切断し、それぞれが前記半導体チップを含む複数の半導体装置に分割するステップと、 を含み、 前記反り抑制部材を形成するステップが、前記封止樹脂層を形成するステップ中に前記配線基板に生じる応力が実質的にゼロとなるように、前記反り抑制部材を前記配線基板の前記第1の面に形成することを含む、 半導体装置の製造方法。

IPC (1件)：

H01L 21/56

FI (1件)：

H01L21/56 T

Fターム (4件)：

5F061AA01 ,  5F061BA03 ,  5F061CA21 ,  5F061CB12