特許

J-GLOBAL ID：201103030904228702

半導体試験装置および試験方法

発明者： 渡邊 大輔
出願人/特許権者： 株式会社アドバンテスト
代理人 (4件)： 森下 賢樹 ,  村田 雄祐 ,  三木 友由 ,  真家 大樹
公報種別：再公表公報
出願番号（国際出願番号）：JP2008000982
公開番号（公開出願番号）：WO2009-128114
出願日： 2008年04月14日
公開日（公表日）： 2009年10月22日
要約：

半導体試験装置100は、差動信号を送信するトランスミッタを備える第1デバイス200と、差動信号を受信するレシーバを備える第2デバイス220を接続し、第1デバイス200を被試験デバイスとして試験を行う。トランスミッタは、送信する差動信号の波形を整形するイコライザ回路210を含む。レシーバは、受信した差動信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路230を含む。制御部16は、イコライザ回路210のパラメータおよびラッチ回路230に供給されるクロックCLKのエッジのタイミングをマトリクス状に変化させる。

請求項（抜粋）：

信号を送信するトランスミッタを備える第1デバイスと、前記トランスミッタから送信される信号を受信するレシーバを備える第2デバイスを接続し、前記第1デバイスを被試験デバイスとして試験を行う方法であって、 前記トランスミッタは、送信する前記信号の波形を整形するイコライザ回路を含み、 前記レシーバは、受信した前記信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路を含み、 当該試験方法は、 前記トランスミッタからパターンシーケンスに応じた信号を出力するステップと、 前記ラッチ回路により前記信号に応じたデータを前記クロックのエッジでラッチするステップと、 前記ラッチ回路によりラッチされたデータを、前記パターンシーケンスに応じた期待値と比較するステップと、 を、前記イコライザ回路のパラメータおよび前記ラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させて実行することを特徴とする試験方法。

IPC (1件)：

G01R 31/28

FI (1件)：

G01R31/28 H

Fターム (9件)：

2G132AA00 ,  2G132AB01 ,  2G132AC03 ,  2G132AE08 ,  2G132AE14 ,  2G132AE22 ,  2G132AG02 ,  2G132AG08 ,  2G132AH04