配線構造を有する半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：高田守
公報種別：特許公告
出願番号（国際出願番号）：特願平1-203224
公開番号（公開出願番号）：特開平2-146769
出願日： 1989年08月03日
公開日（公表日）： 1990年06月05日
請求項（抜粋）：

【請求項1】主表面を有する半導体基板と、前記半導体基板の主表面の上で互いに交差するワード線のビット線とを備え、前記ビット線は、平行に延びるビット線対の形で配置されており、前記ワード線と前記ビット線とが交差する位置に配置されたメモリセルと、前記ビット線対の電圧差を感知し、増幅するためのセンスアンプ手段とを備え、前記ビット線対の前記ビット線は、前記半導体基板の第1のレベルに位置しており、前記ビット線対の各ビット線の対応する部分は、前記ビット線対の長さ方向に沿って前記半導体基板の上で横方向に交替しており、前記ビット線対は、少なくとも1つの交差部分を有しており、前記ビット線対の少なくとも1つの交差部分が、層間絶縁膜を介して前記第1のレベルと異なる前記半導体基板の第2のレベルに位置した付加導電層を含む、配線構造を有する半導体記憶装置。

IPC (3件)：

H01L 27/108 , H01L 21/3205 , H01L 21/8242

FI (2件)：

H01L 27/10 681 B 7735-4M , H01L 21/88 Z

引用特許：

審査官引用 (2件)

特開昭62-063465
特開昭62-081751

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