ディレイテスト容易化回路を内蔵した集積回路および集積回路のパスディレイテスト方法

発明者：
出願人/特許権者：
代理人 (1件)：小森久夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-025875
公開番号（公開出願番号）：特開2000-221245
特許番号：特許第3430056号
出願日： 1999年02月03日
公開日（公表日）： 2000年08月11日
請求項（抜粋）：

【請求項1】ソースフリップフロップからターゲットフリップフロップまでの特定パスの信号伝搬遅延時間を測定するパスディレイテスト容易化回路を内蔵した集積回路であって、前記特定パス中の各ゲートに対して状態を設定する状態設定フリップフロップを、D入力またはシフト入力を選択的にラッチ可能なフリップフロップで構成するとともに、シフト入力をラッチする設定のとき、1回シフトしても各状態設定フリップフロップの出力が変化しないように各状態設定フリップフロップをスキャン接続したことを特徴とする集積回路。

IPC (2件)：

G01R 31/28 , G06F 11/22 360

FI (3件)：

G06F 11/22 360 P , G01R 31/28 G , G01R 31/28 V

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