特許

J-GLOBAL ID：201103033553442264

デジタル回路

発明者： トアイ-タイ ル
出願人/特許権者： インフィネオン テクノロジース アクチエンゲゼルシャフト
代理人 (5件)： 矢野 敏雄 ,  山崎 利臣 ,  久野 琢也 ,  アインゼル・フェリックス=ラインハルト ,  ラインハルト・アインゼル
公報種別：特許公報
出願番号（国際出願番号）：特願2000-569507
特許番号：特許第3623165号
出願日： 1999年09月01日
請求項（抜粋）：

【請求項1】デジタル回路であって、入力信号を第1のスイッチング素子(S1)を介して供給するための入力側(In)を有し、活動化入力側(EN)を有し、該活動化入力側(EN)を介して、前記デジタル回路は活動状態および非活動状態に切り換えられ、第1の出力側(A)を有し、該第1の出力側(A)は、活動状態において、前記第1のスイッチング素子(S1)が遮断される直前に入力信号が有していたレベルを、非反転状態で出力し、第2の出力側(/A)を有し、該第2の出力側(/A)は、活動状態において、前記第1のスイッチング素子(S1)が遮断される直前に入力信号が有していたレベルを、反転状態で出力し、非活動状態においては、前記2つの出力側(A,/A)から第1の論理レベル(1)が出力され、論理ユニット(L)を有し、該論理ユニット(L)は、その入力側において前記回路の2つの出力側(A,/A)に接続されており、その出力側において前記第1のスイッチング素子(S1)の制御端子に接続されており、前記論理ユニット(L)は、前記回路の2つの出力側(A,/A)に前記第1の論理レベル(1)が印加された場合には、前記第1のスイッチング素子(S1)を導通状態に切り換え、前記論理ユニット(L)は、前記回路の2つの出力側(A,/A)に第2の論理レベル(0)が印加された場合には、前記第1のスイッチング素子(S1)を遮断するデジタル回路において、フィードバックループ内のホールドユニット(H)が、前記第1のスイッチング素子(S1)が遮断されたのち、前記回路が活動化されている限り、前記論理ユニット(L)の出力側によって、前記回路の出力側(A,/A)におけるレベルの変化を阻止し、前記論理ユニット(L)の出力側に接続された制御入力側を備えた第2のスイッチング素子(S2)を有し、前記論理ユニット(L)は、前記回路の2つの出力側(A,/A)に第1の論理レベル(1)が印加された場合には、前記第2のスイッチング素子(S2)を遮断し、前記論理ユニット(L)は、前記回路の2つの出力側(A,/A)の1つに第2の論理レベル(0)が印加された場合には、前記第2のスイッチング素子(S2)を導通させる、ことを特徴とするデジタル回路。

IPC (1件)：

H03K 3/033

FI (1件)：

H03K 3/033