システムLSIのテストパターン作成方法,システムLSIのテストパターン作成装置,及びシステムLSIのテスト方法

発明者：
出願人/特許権者：
代理人 (1件)：亀谷美明
公報種別：特許公報
出願番号（国際出願番号）：特願2001-371925
公開番号（公開出願番号）：特開2003-172771
特許番号：特許第3606520号
出願日： 2001年12月05日
公開日（公表日）： 2003年06月20日
請求項（抜粋）：

【請求項1】システムLSI上に組み込まれた複数の回路ブロックの各機能をテストするためのテストパターンを作成する方法であって,システムLSI上に組み込まれたテスト対象となる複数の回路ブロックの中から,パラレルアクセス手法によればテスト時間が最長となる回路ブロックを抽出するステップと;残りの回路ブロックの中から,LSIピン数の制限内で,前記テスト時間最長の回路ブロックと同時にパラレルアクセス手法によってテストすることが可能である回路ブロックを抽出し,この回路ブロックと前記テスト時間最長の回路ブロックとでテストグループを形成するステップと;もし残りの回路ブロックがあれば,それが無くなるまで前2ステップを順次繰り返すステップと;2番目以降に形成された前記テストグループの回路ブロックの中から,その直前のテストグループの未使用LSIピンを使用してテストすることが可能な回路ブロックを探し,もしあればその回路ブロックを直前のテストグループにも追加してテストグループを再形成するステップと;もし残りのテストグループがあれば,それが無くなるまで前ステップを繰り返すステップと;もし1つの回路ブロックのみから形成されるテストグループがあるとき,そのテストグループを形成する回路ブロックをシリアルアクセス手法によってテストすれば,LSIピン数の制限内で,他のテストグループと同時にテストすることが可能であって,かつ,その回路ブロックのシリアルアクセス手法によるテスト時間が前記他のテストグループの総テスト時間より短ければ,その回路ブロックをシリアルアクセス手法によってテストすることにし,かつ,その回路ブロックをテスト時間が重複する他のテストグループに追加してテストグループを再形成するステップと; もし残りのテストグループがあれば,それが無くなるまで前ステップを繰り返すステップと;を含んで構成され,各回路ブロックはパラレルアクセス手法によりテストすることを特徴とするシステムLSIのテストパターン作成方法。

IPC (2件)：

G01R 31/28 , G01R 31/3183

FI (3件)：

G01R 31/28 H , G01R 31/28 Q , G01R 31/28 Y

引用特許：

出願人引用 (1件)

論理回路
公報種別：公開公報出願番号：特願平11-224913 出願人：株式会社日立製作所

審査官引用 (1件)

論理回路
公報種別：公開公報出願番号：特願平11-224913 出願人：株式会社日立製作所

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