特許

J-GLOBAL ID：201103035496679328

半導体装置及びメモリモジュール

発明者： 鮎川 一重 ,  三浦 誓士 ,  斉藤 良和
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 井上 学
公報種別：特許公報
出願番号（国際出願番号）：特願2003-511248
特許番号：特許第4534485号
出願日： 2001年07月04日
請求項（抜粋）：

【請求項1】外部アクセス信号を受けるための複数の第1端子と、 データ入出力のための第2端子と、 第1キャパシタと第1MISFETをそれぞれに持つ複数の第1メモリセルを含む第1メモリと、前記第1メモリに対する第1アクセス信号を受けるための複数の第1ノードとを含む第1チップと、 交差結合された2つのインバータをそれぞれに持つ複数の第2メモリセルを含む第2メモリと、前記第2メモリに対する第2アクセス信号を受けるための複数の第2ノードと、前記複数の第1ノードに結合され前記第1チップに対する前記第1アクセス信号を供給するための複数の第3ノードと、前記第2及び第3ノードに結合され前記外部アクセス信号を受けて前記第1及び第2アクセス信号を形成するアクセスコントローラを含む第2チップとを備え、 前記アクセスコントローラは、前記複数の第1端子を介してNビットの連続する3つ以上のデータを読み出すべき前記外部アクセス信号を受けた際に、前記Nビットのうち前半のN1ビットを前記第2メモリから読み出すための前記第2アクセス信号を前記第2メモリに供給するとともに前記Nビットのうち後半のN2ビットを前記第1メモリから読み出すための前記第1アクセス信号を前記第1メモリに供給し、前記N1ビットと前記N2ビットの順番で連続して前記第2端子から読み出しデータを出力させる半導体装置。

IPC (8件)：

G11C 11/401 ( 200 6.01) ,  G06F 12/00 ( 200 6.01) ,  G06F 12/02 ( 200 6.01) ,  G06F 12/06 ( 200 6.01) ,  H01L 25/065 ( 200 6.01) ,  H01L 25/07 ( 200 6.01) ,  H01L 25/18 ( 200 6.01) ,  G11C 11/406 ( 200 6.01)

FI (7件)：

G11C 11/34 371 K ,  G06F 12/00 550 K ,  G06F 12/00 597 C ,  G06F 12/02 580 J ,  G06F 12/06 522 C ,  H01L 25/08 Z ,  G11C 11/34 363 L