特許
J-GLOBAL ID：201103036928272344
ラッチ回路とレジスタ回路
発明者：
出願人/特許権者：
代理人 (1件)：
山下 穣平
公報種別：特許公報
出願番号（国際出願番号）：特願平11-169769
公開番号（公開出願番号）：特開2000-357943
特許番号：特許第3530422号
出願日： 1999年06月16日
公開日（公表日）： 2000年12月26日
請求項（抜粋）：
【請求項1】 入力信号に応じて一時的に記憶しつつ順次出力するラッチ回路において、基準クロック(CLK)を入力する転送用トランスファ回路と、前記転送用トランスファ回路の出力を反転する第1のインバータと、前記第1のインバータの出力を反転する第2のインバータと、前記第2のインバータの出力を入力とし前記第1のインバータの入力に出力するデータ保持用トランスファ回路とからなり、前記データ保持用トランスファ回路のゲートに前記CLKの立ち上がりより所定時間遅延して立ち上がり、前記CLKの立ち下がりと同時に立ち下がる第2のCLKを供給することを特徴とするラッチ回路。
IPC (1件)：
FI (1件)：
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