特許

J-GLOBAL ID：201103036992955200

記憶装置およびメモリコントローラ

発明者： 本多 利行
出願人/特許権者： パナソニック株式会社
代理人 (3件)： 田中 光雄 ,  鮫島 睦 ,  川端 純市
公報種別：公開公報
出願番号（国際出願番号）：特願2010-147835
公開番号（公開出願番号）：特開2011-028741
出願日： 2010年06月29日
公開日（公表日）： 2011年02月10日
要約：

【課題】フラッシュメモリのページ間のコピーに制限を生じさせることなく、データに対するスクランブルを実行可能なメモリコントローラを提供する。【解決手段】メモリコントローラは、スクランブルパターン生成部と、スクランブル処理部と、論理物理アドレス変換テーブルと、メモリインターフェースと、制御回路とを備え、物理ページをセクターデータ部と管理部に分けて管理する。制御回路は、データ部に対しては、データ部に固有の論理アドレスに関連する情報を基にしてスクランブルパターン生成部でスクランブルパターンを生成し、スクランブル処理部でこの論理アドレスに対応するデータ部のデータをスクランブルし、管理部に対しては、物理アドレスに関連する情報を基にしてスクランブルパターン生成部でスクランブルパターンを生成し、スクランブル処理部で管理データをスクランブルし、半導体メモリに対して書き込み読み出しを行う。【選択図】図1

請求項（抜粋）：

半導体メモリと、該半導体メモリを制御するメモリコントローラとを有する記憶装置であって、 前記半導体メモリは複数の物理ページを有し、 前記物理ページはデータ部と管理部とを有し、 前記データ部には、固有の論理アドレスを有するデータを、前記管理部には管理データを格納し、 前記メモリコントローラは、スクランブルパターンを生成するスクランブルパターン生成部と、前記スクランブルパターン生成部で生成したスクランブルパターンを用いてスクランブル処理を行うスクランブル処理部と、前記論理アドレスと前記半導体メモリの物理ページのアドレスである物理アドレスとの対応を保持する論理物理アドレス変換テーブルと、前記スクランブルパターン生成部及び前記スクランブル処理部を制御する制御回路とを備え、 前記制御回路は、前記データ部に対しては、前記データ部に固有の論理アドレスを基にして前記スクランブルパターン生成部でスクランブルパターンを生成して、このスクランブルパターンを用いて前記スクランブル処理部でこの論理アドレスに対応するデータ部のデータをスクランブルし、前記管理部に対しては、前記管理部の書き込み先となる物理アドレスを基にして前記スクランブルパターン生成部でスクランブルパターンを生成して、このスクランブルパターンを用いて前記スクランブル処理部で管理データをスクランブルし、前記半導体メモリに対して書き込み読み出しを行うように制御する ことを特徴とする記憶装置。

IPC (1件)：

G06F 12/16

FI (1件)：

G06F12/16 310A

Fターム (7件)：

5B018GA04 ,  5B018HA24 ,  5B018MA24 ,  5B018NA06 ,  5B018QA11 ,  5B018QA15 ,  5B018QA16