特許
J-GLOBAL ID：201103037419649915
半導体不揮発性メモリー素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
滝本 智之 (外1名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-277505
公開番号（公開出願番号）：特開平2-191375
特許番号：特許第2604863号
出願日： 1989年10月24日
公開日（公表日）： 1990年07月27日
請求項（抜粋）：
【請求項1】電気的に内部データの書換え可能な半導体不揮発性メモリー素子の製造方法において、シリコン基板表面に、レジスト,絶縁膜または半導体薄膜のいずれかによるマスクパターンを形成する工程と、このマスク材の上から窒素イオン、または窒素分子イオンを1×1014/cm2以上、1×1016/cm2以下の濃度でイオン注入する工程と、前記マスク材を除去する工程と、シリコン基板表面を酸化して、窒素イオン,窒素分子イオンのイオン注入された領域と、イオン注入されなかった領域を、同時に酸化処理して絶縁膜を形成し、結果として膜厚の著しく異なるゲート絶縁膜を一度のゲート酸化工程で形成する工程と、このゲート絶縁膜の上に第1の半導体薄膜を堆積する工程と、前記第1の半導体薄膜をマスク材を用いてエッチングすることにより、上記窒素イオン,窒素分子イオンのイオン注入された領域上を含む形に前記第1の半導体薄膜をパターニングしてゲート材を形成する工程と、パターニングされた前記第1の半導体薄膜表面に、酸化処理,CVD(気相成長法)により絶縁膜を形成する工程と、この絶縁膜の上にさらに第2の半導体薄膜を成長し、前記絶縁膜を介して下層の前記第1の半導体薄膜と重なる領域が有る状態にパターニングし、下層の前記第1の半導体薄膜と上層の前記第2の半導体薄膜との間に電気的容量が形成されるようにエッチングする工程を含むことを特徴とする半導体不揮発性メモリー素子の製造方法。
IPC (3件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
