同期ランダムアクセスメモリのアクセス方法

発明者： , , , , , , , ,
出願人/特許権者：
代理人 (4件)：浅村皓 , 浅村肇 , 林鉐三 , 清水邦明
公報種別：特許公報
出願番号（国際出願番号）：特願平11-112346
公開番号（公開出願番号）：特開2000-029772
特許番号：特許第3992871号
出願日： 1999年04月20日
公開日（公表日）： 2000年01月28日
請求項（抜粋）：

【請求項1】同期ダイナミック・ランダムアクセスメモリからデータを読み出す方法であって、 (a)システムクロック信号を同期ダイナミック・ランダムアクセスメモリに加えるステップと、 (b)第一の外部データ制御信号、第二の外部データ制御信号を外部から受け取り、前記システムクロックに応答して第一のデータ制御信号及び第二のデータ制御信号を生成するステップと、 (c)行イネーブル信号を外部から受け取り、前記システムクロックに応答して第一のアドレス制御信号を生成し、前記第一のアドレス制御信号に応答して第一のアドレス信号をラッチするステップと、 (d)列イネーブル信号を外部から受け取り、前記システムクロックに応答して第二のアドレス制御信号を生成し、第二のアドレス制御信号に応答して第二のアドレス信号をラッチするステップと、 (e)前記第一のデータ制御信号によりその個数が決定される前記ラッチされた第二のアドレス信号の少なくとも1ビット以上の最上位ビットを固定し、前記システムクロックに応答して、前記ラッチされた第二のアドレス信号をカウントするステップと、 (f)前記同期ダイナミック・ランダムアクセスメモリの蓄積セルアレイの行を前記ラッチされた第一のアドレス信号でアドレスするステップと、 (g)前記同期ダイナミック・ランダムアクセスメモリのアドレス可能な蓄積セルアレイの列を前記ラッチされた第二のアドレス信号の最上位の固定される数ビットでアドレスするステップと、 (h)前記同期ダイナミック・ランダムアクセスメモリの蓄積セルアレイの行アドレスデコーダーと列アドレスデコーダーの指定するアドレスから、データ・ビットが出力回路に読み出され、前記第一のデータ制御信号によりあらかじめ所定数が決定され前記第二のデータ制御信号によりあらかじめアドレス・シーケンスが決定される前記所定数のデータ・ビットを、前記出力回路を介して、前記ラッチされた第二のアドレス信号の前記最上位の固定される数ビットを除いた最下位の数ビットが前記システムクロックに応答してカウントされるとともに前記アドレス・シーケンスにしたがって、出力するステップを有する方法。

IPC (2件)：

G06F 12/00 ( 200 6.01) , G11C 11/407 ( 200 6.01)

FI (2件)：

G06F 12/00 564 A , G11C 11/34 362 S

引用特許：

審査官引用 (19件)

特開昭58-166579
特開昭61-170994
特開平2-287752

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