特許
J-GLOBAL ID：201103037926966604
高速バイポーラメモリセル
発明者：
出願人/特許権者：
代理人 (1件)：
中村 稔 (外7名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-004553
公開番号（公開出願番号）：特開平2-005294
特許番号：特許第2755979号
出願日： 1989年01月11日
公開日（公表日）： 1990年01月10日
請求項（抜粋）：
【請求項1】第1及び第2のマルチエミッタNPNトランジスタ(72,82)であり、これらマルチエミッタトランジスタの各々が、第1又は第2ビットラインに結合された読取りエミッタ(78,86)、スタンバイ電流ライン(74)に結合されスタンバイエッミッタ(70,84)、コレクタ(104,96)、他方のマルチエミッタトランジスタ(82,72)の前記コレクタ(96,104)に交叉結合されたベース(110,111)を有する、第1及び第2のマルチエミッタNPNトランジスタ(72,82)、エミッタ(114)と、前記第1のマルチエミッタトランジスタ(72)の前記コレクタ(104)及び前記ベース(110)にそれぞれ結合されたベース(106)及びコレクタ(112)とを有する第1のPNPトランジスタ(108)、エミッタ(99)と、前記第2のマルチエミッタトランジスタ(82)の前記コレクタ(96)及び前記ベース(111)にそれぞれ結合されたベース(98)及びコレクタ(92)とを有する第2のPNPトランジスタ(94)から成るバイポーラメモリセルにおいて、第1及び第2の抵抗(116,100)が設けられており、これら抵抗が、各々第1及び第2の端部を有し、前記第1の端部の各々が行選択ライン(102)に結合されており、前記第2の端部の各々が前記第1及び第2のPNPトランジスタ(108,94)のエミッタにそれぞれ結合されており、前記PNPトランジスタ(108,94)の各々は、読取りモード電流に対しては比較的低い電流増幅率を有し、スタンバイモードに対しては比較的高い電流増幅率を有し、読取りモード中、前記PNPトランジスタ(108,94)の各々は、そのエミッタ-ベース間接合によって形成されるPNダイオード(210,200)として機能し、前記スタンバイエミッタ(70,84)がスタンバイ電流を流す時、前記マルチエミッタトランジスタ(72,82)は、前記第1又は第2の抵抗(116,100)と直列な前記第1又は第2のPNPトランジスタ(108,94)によって負荷を受け、この際βPNP×βNPN>1であり、この条件が、前記第1のマルチエミッタトランジスタ(72)と前記第1のPNPトランジスタ(108)との対及び前記第2のマルチエミッタトランジスタ(82)と前記第2のPNPトランジスタ(94)との対の内の選ばれた対をラッチして、アルファ粒子に対する耐性を増大し、そして前記読取りエミッタ(78,86)が読取り電流を流す時、前記マルチエミッタトランジスタ(72,82)は、前記第1又は第2の抵抗(116,100)と直列な前記PNダイオード(210,200)によって負荷を受け、この際βPNP×βNPN<1であり、この条件が、前記バイポーラメモリセルのラッチを阻止し、前記第1及び第2の抵抗(116,100)は、前記ラッチされていないバイポーラメモリセルの状態を維持する様に充分に大きい抵抗値を有するが、書き込み時間を短縮するために前記トランジスタ(72,82,108,94)の何れかが飽和するのを阻止するのに充分低い抵抗値を有しており、前記バイポーラメモリセルが、負荷切替えセルとして作動することを特徴とする高速バイポーラメモリセル。
IPC (3件)：
G11C 11/411
, H01L 21/8229
, H01L 27/102
G11C 11/40 305
, H01L 27/10 391
