特許

J-GLOBAL ID：201103038504901247

スキャンテスト回路、半導体集積回路

発明者： 佐々木 剛 ,  西尾 憲二 ,  馬場 貴之 ,  河原 政弘 ,  中島 朗
出願人/特許権者： ルネサスエレクトロニクス株式会社 ,  株式会社リョーサン
代理人 (1件)： 家入 健
公報種別：公開公報
出願番号（国際出願番号）：特願2010-115393
公開番号（公開出願番号）：特開2011-242282
出願日： 2010年05月19日
公開日（公表日）： 2011年12月01日
要約：

【課題】縮退故障テストだけでなく遅延故障テストまでも視野に入れた、制御性向上の為のテストポイントを挿入するスキャンテスト回路を提供すること。【解決手段】本発明に係るスキャンテスト回路は、論理回路から出力された信号が入力される、スキャンチェーンを構成するスキャンレジスタ11と、スキャンレジスタ11の後段に設けられ、スキャンレジスタ11からの出力信号を反転するインバータ12と、スキャンレジスタ11の前段に設けられ、外部から入力される入力信号又はインバータ12から出力される信号のいずれかを選択する第1セレクタ13と、インバータ12の後段に設けられ、入力信号又はインバータから出力される信号のいずれかを選択する第2セレクタ14とを備える。【選択図】図1

請求項（抜粋）：

論理回路から出力された信号が入力される、スキャンチェーンを構成するスキャンレジスタと、 前記スキャンレジスタの後段に設けられ、前記スキャンレジスタからの出力信号を反転するインバータと、 前記スキャンレジスタの前段に設けられ、外部から入力される入力信号又は前記インバータから出力される信号のいずれかを選択する第1セレクタと、 前記インバータの後段に設けられ、前記入力信号又は前記インバータから出力される信号のいずれかを選択する第2セレクタと、 を備えるスキャンテスト回路。

IPC (3件)：

G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

G01R31/28 G ,  H01L27/04 T

Fターム (14件)：

2G132AA01 ,  2G132AB01 ,  2G132AC14 ,  2G132AD06 ,  2G132AD07 ,  2G132AK24 ,  2G132AL00 ,  2G132AL11 ,  5F038DF17 ,  5F038DT02 ,  5F038DT04 ,  5F038DT06 ,  5F038DT15 ,  5F038EZ20