特許

J-GLOBAL ID：201103038948363810

半導体装置

発明者： 谷口 泰弘
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2009-151296
公開番号（公開出願番号）：特開2011-009454
出願日： 2009年06月25日
公開日（公表日）： 2011年01月13日
要約：

【課題】不揮発性メモリを有する半導体装置を高性能化する。【解決手段】シリコン基板1上に配列された不揮発性メモリセルNVM1は、第1nウェルNW1と、それとは異なる場所に形成された第2nウェルNW2と、第1nウェルNW1内に形成された選択トランジスタQsと、浮遊ゲート電極FGおよび蓄積部pウェルを有する電荷蓄積部CAとを有する。浮遊ゲート電極FGは、第1nウェルNW1の一部と第2nウェルNW2とに重なるようにして配置され、蓄積部pウェルは、第1nウェルNW1内において浮遊ゲート電極FGに一部重なるようにして配置されている。この不揮発性メモリセルNVM1は、第2nウェルNW2に正電圧を印加して、浮遊ゲート電極FGの電子を第2nウェルNW2に放出することで記憶情報を消去する。【選択図】図1

請求項（抜粋）：

半導体基板上に配列された不揮発性メモリセルを有する半導体装置であって、 前記不揮発性メモリセルは、 前記半導体基板の主面に形成されたn型の第1半導体領域と、 前記半導体基板の主面において、前記第1半導体領域とは異なる箇所に形成されたn型の第2半導体領域と、 前記第1半導体領域内に形成された選択トランジスタと、 浮遊ゲート電極およびp型の第3半導体領域を有する電荷蓄積部とを有し、 前記浮遊ゲート電極は、前記半導体基板の主面を平面的に見て、前記第1半導体領域の一部と前記第2半導体領域とに重なるようにして前記半導体基板上に配置され、 前記第3半導体領域は、前記第1半導体領域内において前記浮遊ゲート電極の側方下部に形成され、かつ、前記半導体基板の主面を平面的に見て、前記浮遊ゲート電極の端部に一部重なるようにして配置され、 前記不揮発性メモリセルは、前記浮遊ゲート電極に電荷を蓄積することで情報を記憶する素子であり、 前記第2半導体領域に正電圧を印加して、前記浮遊ゲート電極に蓄積された電子を前記第2半導体領域に放出することで、記憶情報を消去することを特徴とする半導体装置。

IPC (6件)：

H01L 29/792 ,  H01L 29/788 ,  H01L 21/824 ,  H01L 27/115 ,  G11C 16/04 ,  G11C 16/02

FI (4件)：

H01L29/78 371 ,  H01L27/10 434 ,  G11C17/00 623A ,  G11C17/00 612E

Fターム (36件)：

5B125BA08 ,  5B125BA09 ,  5B125CA08 ,  5B125CA30 ,  5B125DA01 ,  5B125DA09 ,  5B125DB01 ,  5B125DB12 ,  5B125DC01 ,  5B125DC12 ,  5B125EB08 ,  5B125EB09 ,  5B125FA02 ,  5B125FA05 ,  5B125FA07 ,  5F083EP03 ,  5F083EP13 ,  5F083EP22 ,  5F083EP32 ,  5F083EP77 ,  5F083ER04 ,  5F083ER14 ,  5F083JA37 ,  5F083MA06 ,  5F083MA19 ,  5F101BA02 ,  5F101BA12 ,  5F101BB05 ,  5F101BC02 ,  5F101BC05 ,  5F101BD02 ,  5F101BD22 ,  5F101BD33 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07