特許
J-GLOBAL ID：201103039695461230
位相比較回路およびフェーズ・ロックド・ループ回路
発明者：
出願人/特許権者：
代理人 (4件)：
佐藤 一雄
, 橘谷 英俊
, 佐藤 泰和
, 川崎 康
公報種別：特許公報
出願番号（国際出願番号）：特願2000-283337
公開番号（公開出願番号）：特開2002-094374
特許番号：特許第3672486号
出願日： 2000年09月19日
公開日（公表日）： 2002年03月29日
請求項（抜粋）：
【請求項1】第1クロック信号が第2クロック信号よりも位相が進んでいる場合にはアップ信号を出力し、前記第1クロック信号が前記第2クロック信号よりも位相が遅れている場合にはダウン信号を出力する位相比較回路において、第1、第2および第3フリップフロップを備え、前記第1フリップフロップは、前記第1および第2クロック信号の少なくとも一方が第1論理のときにリセット状態になり、かつ前記第2および第3フリップフロップがともにセット状態のときにセット状態になり、前記第2フリップフロップは、前記第1クロック信号が第2論理で前記第1フリップフロップがリセット状態のときにセット状態になり、かつ前記第2および第3フリップフロップがともにセット状態のときにリセット状態になり、前記第3フリップフロップは、前記第2クロック信号が第2論理で前記第1フリップフロップがリセット状態のときにセット状態になり、かつ前記第2および第3フリップフロップがともにセット状態のときにリセット状態になり、前記第2および第3フリップフロップの出力に基づいて、前記アップ信号および前記ダウン信号を出力することを特徴とする位相比較回路。
IPC (1件)：
FI (1件)：
引用特許：
審査官引用 (2件)
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特開昭63-229912
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特開昭58-164311
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