特許
J-GLOBAL ID：201103040392743796
マイクロコンピュータシステム
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹 (外3名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-051840
公開番号（公開出願番号）：特開平1-267752
特許番号：特許第2717693号
出願日： 1989年03月03日
公開日（公表日）： 1989年10月25日
請求項（抜粋）：
【請求項1】データがディジタルバイトで表現され、各前記ディジタルバイトは複数個のディジタルビットからなり、前記データは前記ディジタルバイトの記憶のために連続的にアドレス指定可能な位置を有する連続して整列されたメモリ空間に記憶され、中央処理装置(CPU)およびディジタル回路モジュール受容用の複数個のソケットを有するシャシーを含むコンピュータシステムにおいて、CPUに近接して結合された、所定の数Xのディジタルバイトを記憶するCPUメモリと、前記複数のソケットの各々に結合され、前記CPUに結合された第1の信号線であって、前記CPUがXの値を表すディジタル信号を前記第1の信号線に与える第1の出力手段を含んでいる第1の信号線と、前記複数のソケットの隣接する対の間に結合され、メモリ寸法データをソケットの出力から次のソケットの入力に中継する第2の信号線と、前記複数のソケットの各々において前記第2の信号線に結合され、前記第2の信号線にメモリ寸法データが存在していない場合に、所定の信号値を前記第2の信号線に印加するプルアップ抵抗手段と、前記複数のソケットのいずれか1つに選択的に挿入可能な少なくとも1つの拡張メモリボードとを備えており、前記拡張メモリボードが所定の数Yのディジタルバイトを記憶するメモリ、前記拡張メモリボードを前記1つのソケットに挿入したときに、前記第1および第2の信号線にそれぞれ結合される、ディジタル信号を受け取る第1および第2の入力手段、Yの値を表すディジタル信号を与える手段、前記所定数を前記第2の信号線で受け取った場合にXの値をYの値と結合し、それ以外の場合には、Yの値を前記の中継されたメモリ寸法データと結合するデコード論理手段、前記デコード論理手段によって決定された結合値を表す出力信号を前記第2の信号線に印加する出力手段とからなっており、それによって前記出力信号が前記CPU、前記少なくとも1つの拡張メモリボードおよびすべての介在拡張メモリボードの総メモリ寸法を表す自己構成拡張メモリ。
IPC (2件)：
G06F 12/06 515
, G06F 12/16
G06F 12/06 515 F
, G06F 12/16 B 7623-5B
