特許
J-GLOBAL ID：201103040436395723
ΔΣモジュレータ、DAコンバータ、および、ADコンバータ
発明者：
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出願人/特許権者：
代理人 (3件)：
吉田 茂明
, 吉竹 英俊
, 有田 貴弘
公報種別：特許公報
出願番号（国際出願番号）：特願平11-149425
公開番号（公開出願番号）：特開2000-341130
特許番号：特許第4209035号
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
請求項（抜粋）：
【請求項1】 (a)各々が、第1フィードバックループに沿って、積分器と、当該積分器の出力に接続され1ビットで量子化する量子化器と、当該量子化器の出力と前記積分器の入力との間に介挿され、自身への入力信号と前記量子化器から伝えられる信号の反転信号とを加算し、自身への帰還信号が存在すれば、当該帰還信号をさらに加算して前記積分器へ伝える第1演算器と、を備えるとともに、前記第1フィードバックループ内に介挿され信号の伝達を遅延させる所定次数の遅延回路と、前記量子化器の誤差信号の反転信号を次段の入力信号として出力する第2演算器と、をさらに備える、1ビットかつ2次以下の第1ないし第k-1(k≧2)モジュレータと、
(b)第2フィードバックループに沿って、積分器と、当該積分器の出力に接続され複数ビットで量子化する量子化器と、当該量子化器の出力と前記積分器の入力との間に介挿され、自身への入力信号と前記量子化器から伝えられる信号の反転信号とを加算して前記積分器へ伝える第1演算器と、を備えるとともに、前記第2フィードバックループ内に介挿され信号の伝達を遅延させる所定次数の遅延回路を、さらに備える、複数ビットかつ2次以下の第kモジュレータと、
(c)i(1≦i≦k-1)の各々について、第i+1モジュレータの前記量子化器の出力に接続され、第t(1≦t≦i)モジュレータの前記第1演算器から自身へ至る経路の遅延回路の次数の総和を相殺する次数を持つ進み回路と、第t+1モジュレータの前記第1演算器から自身へ至る経路の積分器の次数の総和を相殺する次数の微分回路とを備え、演算結果を前記第tモジュレータの前記第1演算器へ前記帰還信号として伝える、第i帰還演算器と、を備えるΔΣモジュレータ。
IPC (1件)：
FI (1件)：
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