特許

J-GLOBAL ID：201103041021750125

半導体集積回路装置

発明者： 大塚 文雄 ,  野中 裕介 ,  島本 聡 ,  大森 荘平 ,  風間 秀士
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：特許公報
出願番号（国際出願番号）：特願2001-183098
公開番号（公開出願番号）：特開2003-007978
特許番号：特許第4083397号
出願日： 2001年06月18日
公開日（公表日）： 2003年01月10日
請求項（抜粋）：

【請求項1】 それぞれのゲート電極とドレインとが交差接続された一対のnチャネル型MISFETを含んで成るメモリセルを有する半導体集積回路装置であって、 前記一対のnチャネル型MISFET上に形成された層間絶縁膜と、 前記一対のnチャネル型MISFETの一方のゲート電極と前記一対のnチャネル型MISFETの他方のドレインとを電気的に接続する導電層と、前記一対のnチャネル型MISFETの前記他方のゲート電極と前記一対のnチャネル型MISFETの前記一方のドレインとを電気的に接続する導電層とを有する一対の導電層と、 前記一対の導電層上に形成され、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、 前記容量絶縁膜上に形成され、前記開口部において前記一対の導電層の前記一方の導電層に接続されるとともに、前記容量絶縁膜を介して前記一対の導電層の他方の導電層と対向する上部電極と、 を具備してなり、 前記層間絶縁膜は、前記一対のnチャネル型MISFET上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の絶縁膜とを含んで成り、 前記第1の絶縁膜においてコンタクトホールが形成され、 前記第2の絶縁膜において配線溝が形成され、 前記一対の導電層は、前記コンタクトホールに埋め込まれた接続部と、前記配線溝に埋め込まれた局所配線とをそれぞれ含んでなることを特徴とする半導体集積回路装置。

IPC (6件)：

H01L 27/10 ( 200 6.01) ,  H01L 21/8244 ( 200 6.01) ,  H01L 27/11 ( 200 6.01) ,  H01L 21/822 ( 200 6.01) ,  H01L 27/04 ( 200 6.01) ,  H01L 21/768 ( 200 6.01)

FI (5件)：

H01L 27/10 491 ,  H01L 27/10 381 ,  H01L 27/04 U ,  H01L 27/04 C ,  H01L 21/90 C