特許

J-GLOBAL ID：201103041277869189

半導体装置およびその製造方法

発明者： 山崎 靖
出願人/特許権者： エルピーダメモリ株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2010-030269
公開番号（公開出願番号）：特開2011-166071
出願日： 2010年02月15日
公開日（公表日）： 2011年08月25日
要約：

【課題】製造コストを増加させることなく、高アスペクト比のキャパシタ下部電極を保持するサポート膜構造を提供する。【解決手段】サポート膜で保持された下部電極40を備えるキャパシタを複数含む半導体装置であって、前記サポート膜は、前記下部電極の高さ方向に複数層(例えば、16及び20の2層)形成され、各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする。【選択図】図10

請求項（抜粋）：

サポート膜で保持された下部電極を備えるキャパシタを複数含む半導体装置であって、 前記サポート膜は、前記下部電極の高さ方向に少なくとも二層形成され、 各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする半導体装置。

IPC (2件)：

H01L 21/824 ,  H01L 27/108

FI (3件)：

H01L27/10 621C ,  H01L27/10 681F ,  H01L27/10 671B

Fターム (28件)：

5F083AD04 ,  5F083AD21 ,  5F083AD24 ,  5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083GA09 ,  5F083JA02 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA04