特許

J-GLOBAL ID：201103043863202773

半導体記憶装置およびその製造方法

発明者： 川北 惠三
出願人/特許権者： エルピーダメモリ株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2009-214457
公開番号（公開出願番号）：特開2011-066126
出願日： 2009年09月16日
公開日（公表日）： 2011年03月31日
要約：

【課題】半導体記憶装置の周辺回路領域における配線間の寄生容量を低減する。【解決手段】配線パターンを有する配線層42,46と、配線層42,46内の配線パターン間の非配線領域に形成された空洞48と、空洞48を画定する壁部の少なくとも一部を形成する絶縁膜49と、を備えた周辺回路領域40と、メモリセル領域20と、を有している。【選択図】図1

請求項（抜粋）：

配線パターンを有する配線層と、該配線層内の前記配線パターン間の非配線領域に形成された空洞と、該空洞を画定する壁の少なくとも一部を形成する絶縁膜と、を備えた周辺回路領域と、メモリセル領域と、を有する半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/824

FI (2件)：

H01L27/10 621C ,  H01L27/10 681F

Fターム (16件)：

5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083GA03 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR05 ,  5F083PR41