複合トランジスタ回路装置

発明者： ,
出願人/特許権者：
代理人 (1件)：澤井敬史
公報種別：特許公報
出願番号（国際出願番号）：特願平1-300586
公開番号（公開出願番号）：特開平3-160753
特許番号：特許第2944115号
出願日： 1989年11月17日
公開日（公表日）： 1991年07月10日
請求項（抜粋）：

【請求項1】p型を有する半導体基板(1)内に、その上面側において、p型を有し且つ上記半導体基板に比し低い比抵抗を有するnチャンネル型MIS電界効果トランジスタ形成用半導体領域(2)と、n型を有するpチャンネル型MIS電界効果トランジスタ形成用半導体領域(3)とが連接して形成されているとともに、n型を有するバイポーラトランジスタ形成用半導体領域(4)が上記nチャンネル型MIS電界効果トランジスタ形成用半導体領域(2)及び上記pチャンネル型MIS電界効果トランジスタ形成用半導体領域(3)と分離して形成され、上記nチャンネル型MIS電界効果トランジスタ形成用半導体領域(2)内に、その上面側において、n型を有する第1のソース用半導体領域(21)及び第1のドレイン用半導体領域(22)が形成されているとともにp型を有し且つ上記nチャンネル型MIS電界効果トランジスタ形成用半導体領域(2)に比し低い比抵抗を有するバックゲート用半導体領域(23)が形成され、上記pチャンネル型MIS電界効果トランジスタ形成用半導体領域(3)内に、その上面側において、p型を有する第2のソース用半導体領域(31)及び第2のドレイン用半導体領域(32)が形成され、上記バイポーラトランジスタ形成用半導体領域(4)内に、その上面側において、p型を有するベース用半導体領域(41)が形成され、上記ベース用半導体領域(41)内に、その上面側において、n型を有するエミッタ用半導体領域(42)が形成され、上記半導体基板(1)の上面上に、第1のゲート絶縁膜用絶縁膜(25)を介して、上記nチャンネル型MIS電界効果トランジスタ形成用半導体領域(2)の上記第1のソース用半導体領域(21)及び第1のドレイン用半導体領域(22)間の領域に対向している第1のゲート電極用導電性層(26)が形成されているとともに、第2のゲート絶縁膜用絶縁膜(35)を介して、上記pチャンネル型MIS電界効果トランジスタ形成用半導体領域(3)の上記第2のソース用半導体領域(31)及び第2のドレイン用半導体領域(32)間の領域に対向している第2のゲート電極用導電性層(36)が形成され、上記半導体基板(1)内に、上記バイポーラトランジスタ形成用半導体領域(4)下において、それに接して、n型を有し且つ上記バイポーラトランジスタ形成用半導体領域(4)に比し低い比抵抗を有するコレクタ補償用半導体領域(44)が形成されているとともに、n型を有し且つ上記バイポーラトランジスタ形成用半導体領域(4)に比し低い比抵抗を有するとともに上記コレクタ補償用半導体領域(44)から上記バイポーラトランジスタ形成用半導体領域(4)と接して上記半導体基板(1)の上面に向かって延長しているコレクタ引出し用半導体領域(45)が形成されている複合トランジスタ回路装置において、上記半導体基板(1)内に、n型を有し且つ上記pチャンネル型MIS電界効果トランジスタ形成用半導体領域(3)に比し低い比抵抗を有するとともに、上記nチャンネル型MIS電界効果トランジスタ形成用半導体領域(2)及び上記pチャンネル型MIS電界効果トランジスタ形成用半導体領域(3)をそれらに接して取囲み且つ上記半導体基板(1)に与える電位に比し高い電位の第1の電位を有する外部の第1の電源端子(E1)に接続される分離用半導体領域(50)が形成され、さらに上記バックゲート用半導体領域(23)が上記第1の電位よりも低く且つ上記半導体基板(1)に与える電位よりも高い第2の電位を有する外部の第2の電源端子(E3)に接続されることを特徴とする複合トランジスタ回路装置。

IPC (4件)：

H01L 21/8249 , H01L 21/331 , H01L 27/06 , H01L 29/73

FI (2件)：

H01L 27/06 321 A , H01L 29/72

引用特許：

審査官引用 (3件)

特開昭64-027256
特開昭63-301545
特開昭63-161658

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