特許

J-GLOBAL ID：201103046742140737

半導体装置及びその製造方法

発明者： 山口 仁
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 伊藤 洋二 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願2000-079346
公開番号（公開出願番号）：特開2001-267575
特許番号：特許第3508686号
出願日： 2000年03月16日
公開日（公表日）： 2001年09月28日
請求項（抜粋）：

【請求項1】 主表面(1a)と裏面(1b)とを有してなる第1導電型の半導体基板(1)にパワーMOSFETと周辺素子とが形成される半導体装置であって、前記パワーMOSFETとして、前記半導体基板の主表面から該半導体基板の垂直方向に延設された第1導電型のドリフト領域(1c)と、前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(2)と、前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型のソース領域(3)と、前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたトレンチ(5)と、前記トレンチの表面に形成されたゲート絶縁膜(6)と、前記ゲート絶縁膜の表面に形成されたゲート電極(7)とを備えた第1導電型チャネルタイプのMOSFETを有し、前記周辺素子として、前記半導体基板の主表面から該半導体基板の垂直方向に延設された第1導電型のウェル層(11)と、前記ウェル層内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(12)と、前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型の半導体領域(13)と、前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記半導体領域をソース領域(13a)とドレイン領域(13b)とに分割するトレンチ(14)と、前記トレンチの表面に形成されたゲート絶縁膜(16)と、前記ゲート絶縁膜の表面に形成されたゲート電極(17)と、を備えた第1導電型チャネルタイプのMOSFETを有していることを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 656 ,  H01L 29/78 652 ,  H01L 29/78 653 ,  H01L 21/8234 ,  H01L 27/088

FI (6件)：

H01L 29/78 656 G ,  H01L 29/78 656 D ,  H01L 29/78 652 S ,  H01L 29/78 653 A ,  H01L 29/78 653 B ,  H01L 27/08 102 A