特許
J-GLOBAL ID：201103046929608988
アナログ混用ディジタルDLL
発明者：
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出願人/特許権者：
代理人 (3件)：
三枝 英二
, 掛樋 悠路
, 松本 公雄
公報種別：特許公報
出願番号（国際出願番号）：特願2000-003752
公開番号（公開出願番号）：特開2000-261315
特許番号：特許第4337108号
出願日： 2000年01月12日
公開日（公表日）： 2000年09月22日
請求項（抜粋）：
【請求項1】 外部クロック信号をバッファリングしてクロック信号を出力する入力バッファと、
ロッキングされた遅延クロック信号の位相と前記クロック信号の位相とを比較して、前記2つの信号の位相が一致するための第1制御電圧を出力するアナログモード制御部と、
前記クロック信号を遅延した複数の遅延クロック信号の位相と前記クロック信号の位相とを比較して、前記ロッキングされた遅延クロック信号を選択して前記アナログモード制御部に出力すると共に、前記第1制御電圧により1つのロッキングされた遅延クロック信号の遅延量を制御して内部クロック信号を出力するディジタルモード制御部と、を備え、
前記ディジタルモード制御部は、
ディジタル動作モード及びアナログ動作モードに応じて、レプリカ移動スイッチにより位置が移動されて、前記クロック信号を遅延させるレプリカと、
ディジタル動作モード及びアナログ動作モード時に、前記1つのロッキングされた遅延クロック信号を検出したか否かを示すロッキング検出信号及び選択信号により、前記第1制御電圧及び外部から入力された第2制御電圧のいずれかを出力する制御電圧転換スイッチと、
前記制御電圧転換スイッチからの制御電圧により遅延量が可変される複数の遅延ブロックが直列接続され、初段の遅延ブロックから前記クロック信号を入力して順次遅延し、各遅延ブロックから遅延クロック信号をそれぞれ出力する遅延ブロックアレイと、
該遅延ブロックアレイの複数の遅延ブロックから出力された各遅延クロック信号の位相と前記クロック信号の位相とを比較して前記ロッキング検出信号を出力すると共に、前記各遅延クロック信号のうちの1つのロッキングされた遅延クロック信号を示す制御信号を出力するマルチプレクサ制御部と、
前記マルチプレクサ制御部から出力される制御信号を受けて、前記制御信号の示す1つのロッキングされた遅延クロック信号を示す選択信号を出力する選択信号発生部と、
前記選択信号発生部から出力される選択信号により、前記1つのロッキングされた遅延クロック信号を前記アナログモード制御部に出力し、前記マルチプレクサ制御部からの制御信号により、前記遅延ブロックアレイの複数の遅延ブロックの動作を制御する遅延ブロックイネーブル信号を前記遅延ブロックアレイに出力するマルチプレクサ部と、
を備えて構成されたことを特徴とするアナログ混用ディジタルDLL。
IPC (1件)：
FI (1件)：
引用特許：
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