特許

J-GLOBAL ID：201103047121544555

半導体装置の製造方法

発明者： 松山 征嗣 ,  奥野 泰利 ,  仙石 直久 ,  川原 孝昭 ,  坂下 真介
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (19件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也 ,  河部 大輔 ,  長谷川 雅典 ,  岩下 嗣也 ,  福本 康二 ,  前田 亮 ,  間脇 八蔵 ,  松永 裕吉 ,  川北 憲司 ,  岡澤 祥平
公報種別：公開公報
出願番号（国際出願番号）：特願2009-257071
公開番号（公開出願番号）：特開2011-103330
出願日： 2009年11月10日
公開日（公表日）： 2011年05月26日
要約：

【課題】p型MISトランジスタ及びn型MISトランジスタの特性を向上した相補型MISトランジスタを備えた半導体装置を容易に実現できるようにする。【解決手段】半導体装置の製造方法は、p型半導体領域10A及びn型半導体領域10Bを有する半導体基板101の上に、高誘電率膜106、アルミニウムからなる第1のキャップ膜107及びハードマスク108を順次形成する。次に、第1のキャップ膜107及びハードマスク108におけるn型半導体領域10Bの上に形成された部分を除去する。その後、半導体基板101の上に、実効仕事関数を低下させる効果を有する元素を含む第2のキャップ膜109を形成する。【選択図】図4

請求項（抜粋）：

p型半導体領域及びn型半導体領域を有する半導体基板の上に、高誘電率膜、アルミニウムからなる第1のキャップ膜及びハードマスクを順次形成する工程(a)と、 前記工程(a)よりも後に、前記第1のキャップ膜及びハードマスクにおける前記n型半導体領域の上に形成された部分を除去する工程(b)と、 前記工程(b)よりも後に、前記半導体基板の上に、実効仕事関数を低下させる効果を有する元素を含む第2のキャップ膜を形成する工程(c)と、 前記工程(c)よりも後に、前記半導体基板に対して熱処理を行う工程(d)と、 前記工程(d)よりも後に、前記半導体基板上に電極膜を形成する工程(e)と、 前記工程(e)よりも後に、前記電極膜及び高誘電率膜をパターニングすることにより、前記n型半導体領域の上に第1のゲート絶縁膜及び第1のゲート電極を形成し、前記p型半導体領域の上に第1のゲート絶縁膜及び第2のゲート電極を形成する工程(f)とを備えていることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 27/092 ,  H01L 21/823 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49

FI (3件)：

H01L27/08 321D ,  H01L21/28 301R ,  H01L29/58 G

Fターム (42件)：

4M104AA01 ,  4M104BB18 ,  4M104BB29 ,  4M104BB30 ,  4M104BB32 ,  4M104BB34 ,  4M104BB36 ,  4M104BB40 ,  4M104CC05 ,  4M104DD16 ,  4M104DD33 ,  4M104DD43 ,  4M104DD55 ,  4M104DD63 ,  4M104EE03 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB13 ,  5F048BB14 ,  5F048BB16 ,  5F048BB17 ,  5F048BB18 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BG12 ,  5F048BG13 ,  5F048DA25