特許

J-GLOBAL ID：201103048559633450

半導体装置及びその製造方法

発明者： 竹岡 慎治
出願人/特許権者： パナソニック株式会社
代理人 (19件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也 ,  河部 大輔 ,  長谷川 雅典 ,  岩下 嗣也 ,  福本 康二 ,  前田 亮 ,  間脇 八蔵 ,  松永 裕吉 ,  川北 憲司 ,  岡澤 祥平
公報種別：公開公報
出願番号（国際出願番号）：特願2010-126677
公開番号（公開出願番号）：特開2011-253931
出願日： 2010年06月02日
公開日（公表日）： 2011年12月15日
要約：

【課題】動作電圧やしきい値電圧が相異なり、高誘電率ゲート絶縁膜/メタルゲート電極構造を有するP型MISFETを共通の基板上に混載可能にする。【解決手段】半導体装置は、半導体基板100と、半導体基板100のうち第1のTr領域内に位置する領域に形成された第1の活性領域103aと、半導体基板100のうち第2のTr領域内に位置する領域に形成された第2の活性領域103bと、第1の活性領域103a上に形成された第1のP型MISFET150aと、第2の活性領域103b上に形成された第2のP型MISFET150bとを備えている。第1のP型MISFET150aは、ゲルマニウムを含有する半導体で構成された第1の半導体層104と、シリコンで構成された第2の半導体層105とを備えている。【選択図】図1

請求項（抜粋）：

第1のP型MISFETと第2のP型MISFETとを備えた半導体装置であって、 前記第1のP型MISFETは、 半導体基板における第1の活性領域上に形成され、ゲルマニウムを含有する第1の半導体層と、 前記第1の半導体層の上に形成され、シリコンからなる第2の半導体層と、 前記第2の半導体層の上に形成された第1のゲート絶縁膜と、 前記第1のゲート絶縁膜の上に形成された第1のゲート電極とを備え、 前記第2のP型MISFETは、 前記半導体基板における第2の活性領域上に形成され、前記第1のゲート絶縁膜の膜厚よりも大きい膜厚を有する第2のゲート絶縁膜と、 前記第2のゲート絶縁膜の上に形成された第2のゲート電極とを備え、 前記半導体基板における前記第1の活性領域及び前記第2の活性領域は、シリコンからなり、 前記第2の活性領域上には、前記第1の半導体層及び前記第2の半導体層が形成されていない半導体装置。

IPC (2件)：

H01L 27/088 ,  H01L 21/823

FI (2件)：

H01L27/08 102B ,  H01L27/08 102C

Fターム (26件)：

5F048AA01 ,  5F048AA09 ,  5F048AB03 ,  5F048AB07 ,  5F048AC01 ,  5F048BA03 ,  5F048BB03 ,  5F048BB05 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BB15 ,  5F048BB16 ,  5F048BC06 ,  5F048BC15 ,  5F048BC19 ,  5F048BC20 ,  5F048BD01 ,  5F048BD04 ,  5F048BD05 ,  5F048BD09 ,  5F048BD10 ,  5F048BE04 ,  5F048BF06 ,  5F048BG13 ,  5F048DA27