特許

J-GLOBAL ID：201103051526122817

半導体記憶装置

発明者： 高島 大三郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2009-207300
公開番号（公開出願番号）：特開2011-060362
出願日： 2009年09月08日
公開日（公表日）： 2011年03月24日
要約：

【課題】低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減する。【解決手段】第1および第2のPMOSのソースは第1の電源線、第1のPMOSのドレインは第1のノード、第2のPMOSのドレインは第2のノード、第1および第2のNMOSのソースは第2の電源線、第1のNMOSのドレインは第1のノード、第1のノードは、第2のPMOSのゲートと第2のNMOSのゲート、第2のノードは、第1のPMOSのゲートと第1のNMOSのゲート、第1のトランジスタのゲートは、第1の信号線、ソースは第1のノード、ドレインは第2のノード、第2のトランジスタのゲートは、第2のノード、ソースは第3のノード、ドレインは第2の信号線、第3のトランジスタのゲートは、第3の信号線、ソースは第4の信号線、ドレインは第3のノードに接続される。【選択図】 図1

請求項（抜粋）：

第1のPMOSトランジスタ、第2のPMOSトランジスタ、第1のNMOSトランジスタ、第2のNMOSトランジスタ、第1のトランジスタ、第2のトランジスタおよび第3のトランジスタから1ビットの情報を記憶するメモリセルが構成され、 前記第1および第2のPMOSトランジスタのソースは第1の電源線に接続され、 前記第1のPMOSトランジスタのドレインは第1のノードに接続され、 前記第2のPMOSトランジスタのドレインは第2のノードに接続され、 前記第1および第2のNMOSトランジスタのソースは第2の電源線に接続され、 前記第1のNMOSトランジスタのドレインは前記第1のノードに接続され、 前記第1のノードは、前記第2のPMOSトランジスタのゲートと、前記第2のNMOSトランジスタのゲートに接続され、 前記第2のノードは、前記第1のPMOSトランジスタのゲートと、前記第1のNMOSトランジスタのゲートに接続され、 前記第1のトランジスタのゲートは第1の信号線に接続され、前記第1のトランジスタのソースは前記第1のノードに接続され、前記第1のトランジスタのドレインは前記第2のノードに接続され、 前記第2のトランジスタのゲートは前記第2のノードに接続され、前記第2のトランジスタのソースは第3のノードに接続され、前記第2のトランジスタのドレインは第2の信号線に接続され、 前記第3のトランジスタのゲートは第3の信号線に接続され、前記第3のトランジスタのソースは第4の信号線に接続され、前記第3のトランジスタのドレインは第3のノードに接続されることを特徴とする半導体記憶装置。

IPC (4件)：

G11C 11/41 ,  G11C 11/412 ,  H01L 27/11 ,  H01L 21/824

FI (3件)：

G11C11/40 B ,  G11C11/40 301 ,  H01L27/10 381

Fターム (15件)：

5B015JJ02 ,  5B015JJ24 ,  5B015JJ37 ,  5B015KA04 ,  5B015KA07 ,  5B015KA09 ,  5B015KA13 ,  5B015NN01 ,  5B015QQ12 ,  5F083BS27 ,  5F083BS38 ,  5F083GA09 ,  5F083GA11 ,  5F083KA05 ,  5F083LA21

引用特許：

審査官引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2003-190052   出願人：松下電器産業株式会社
• 半導体メモリ
  公報種別：公開公報   出願番号：特願2005-104856   出願人：日本電信電話株式会社