特許
J-GLOBAL ID：201103051785969542
半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
藤巻 正憲
公報種別：特許公報
出願番号（国際出願番号）：特願平11-012541
公開番号（公開出願番号）：特開2000-216270
特許番号：特許第3147108号
出願日： 1999年01月20日
公開日（公表日）： 2000年08月04日
請求項（抜粋）：
【請求項1】 半導体基板の表面に複数個のトレンチ分離絶縁膜を相互間に適長間隔をおいて形成する工程と、前記トレンチ分離絶縁膜に挟まれた領域の上方に選択的に浮遊ゲート電極を形成する工程と、この浮遊ゲート電極を覆う層間絶縁膜を形成する工程と、前記浮遊ゲート電極の上方に前記トレンチ分離絶縁膜が延びる方向に交差する方向に延びる複数個のコントロールゲート配線を形成する工程と、前記コントロールゲート配線間のソース形成予定領域が開口したレジストパターンを形成する工程と、前記レジストパターン及び前記コントロールゲート配線をマスクとして前記トレンチ分離絶縁膜をエッチング除去してトレンチを露出させる工程と、前記レジストパターン及び前記コントロールゲート配線をマスクとして前記半導体基板に実質的に垂直にイオン注入することによりソース拡散層を形成する工程と、前記レジストパターンを除去した後前記コントロールゲート配線をマスクとして前記半導体基板に実質的に垂直にイオン注入することによりソースドレイン拡散層を形成する工程と、前記コントロールゲート配線の側壁に側壁絶縁膜を形成する工程と、前記コントロールゲート配線及び前記側壁絶縁膜をマスクとして回転イオン注入することにより前記トレンチの側面にもソース拡散層を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
IPC (4件)：
H01L 21/8247
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 29/78 371
, H01L 27/10 434
