特許
J-GLOBAL ID：201103055226111835
半導体記憶回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：特許公報
出願番号（国際出願番号）：特願平1-314106
公開番号（公開出願番号）：特開平3-176898
特許番号：特許第2997486号
出願日： 1989年12月01日
公開日（公表日）： 1991年07月31日
請求項（抜粋）：
【請求項1】各々が、複数の行列方向に配設されたメモリセルを有するメモリブロックと、前記メモリブロック毎に独立して設けられた複数の分割ワード線と、前記メモリブロック毎に設けられ前記複数の分割ワード線の選択を行うブロックワードデコーダとを備えた複数の正規ブロックと、前記複数の正規ブロックの選択を行うメモリブロックデコーダと、前記複数の正規ブロックに共通に設けられた複数のサブワード線と、前記複数のサブワード線の選択を行うワードデコーダとを備え、前記メモリブロックデコーダの出力と前記ワードデコーダの出力に応じて前記複数の分割ワード線の選択を行うデバイデッドワードライン(Divided Word Line)方式のメモリ構成を有する半導体記憶回路装置において、前記メモリブロックと等しい数の行列方向に配設されたメモリセルを有する冗長メモリブロックと、前記冗長メモリブロックに独立して設けられた複数の冗長メモリブロック用分割ワード線と、前記冗長メモリブロックに設けられ前記冗長メモリブロック用分割ワード線を選択する冗長ブロックワードデコーダとを備えた冗長ブロックと、前記複数の正規ブロックのうち所要の正規ブロックを前記冗長ブロックに置換する際、前記所要の正規ブロックにかえて冗長ブロックを選択する冗長ブロック選択回路とを備えたことを特徴とする半導体記憶回路装置。
IPC (1件)：
FI (1件)：
引用特許：
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