特許
J-GLOBAL ID：201103055753614284
逓倍クロック生成回路
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：特許公報
出願番号（国際出願番号）：特願2001-318465
公開番号（公開出願番号）：特開2003-124806
特許番号：特許第3566686号
出願日： 2001年10月16日
公開日（公表日）： 2003年04月25日
請求項（抜粋）：
【請求項1】基準クロック信号を逓倍し基準クロック信号と同期した逓倍クロック信号を生成する逓倍クロック生成回路において、基準クロック信号を逓倍して内部逓倍クロックを生成する逓倍回路と、前記基準クロック信号と同じ周波数で、位相が順次に且つ等間隔でずれた、前記逓倍数と同じ数の複数の第1クロック信号を生成するクロック生成回路と、前記複数の第1クロック信号から、前記基準クロック信号のクロックパルスから最も小さな位相遅延を持つ第1クロック信号を選択して帰還クロック信号とする選択回路と、前記基準クロック信号の位相と前記帰還クロック信号の位相とを比較する第1位相比較回路と、前記第1位相比較回路の比較結果に基づいて内部逓倍クロックの位相を遅延させる遅延調整回路と備えることを特徴とする逓倍クロック生成回路。
IPC (2件)：
FI (2件)：
H03L 7/08 J
, H03L 7/08 P
