マルチプロセッサシステム

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出願人/特許権者：
代理人 (1件)：家入健
公報種別：公開公報
出願番号（国際出願番号）：特願2010-013373
公開番号（公開出願番号）：特開2011-150653
出願日： 2010年01月25日
公開日（公表日）： 2011年08月04日
要約：

【課題】プロセッサが動作停止状態に移行した場合、キャッシュデータの一貫性を保持しつつ、キャッシュメモリの消費電力を削減できる。【解決手段】第1及び第2のプロセッサ101、111と、共有メモリ123と、第1及び第2のキャッシュメモリ102、112と、第1及び第2のキャッシュメモリが記憶しているデータの一貫性を管理する一貫性管理回路120と、一貫性管理回路から第1及び第2のキャッシュメモリに対して、データ更新を要求する要求信号を伝達するための要求信号線SCOPと、第1及び第2のキャッシュメモリから一貫性管理回路に対して、データ更新が完了したことを通知する通知信号を伝達するための通知信号線SCCOREREADYと、要求信号と通知信号とに応じて、第1及び第2のキャッシュメモリへのクロック信号及び電源の供給を制御するキャッシュ電力制御回路103、113と、を備えるマルチプロセッサシステム。【選択図】図1

請求項（抜粋）：

第1及び第2のプロセッサと、前記第1及び第2のプロセッサが共有する共有メモリと、前記第1及び第2のプロセッサのそれぞれに対応して設けられた第1及び第2のキャッシュメモリと、前記第1及び第2のキャッシュメモリが記憶しているデータの一貫性を管理する一貫性管理回路と、前記一貫性管理回路から前記第1及び第2のキャッシュメモリに対して、データ更新を要求する要求信号を伝達するための要求信号線と、前記第1及び第2のキャッシュメモリから前記一貫性管理回路に対して、前記データ更新が完了したことを通知する通知信号を伝達するための通知信号線と、前記要求信号と前記通知信号とに応じて、前記第1及び第2のキャッシュメモリへのクロック信号及び電源の供給を制御するキャッシュ電力制御回路と、を備えるマルチプロセッサシステム。

IPC (3件)：

G06F 12/08 , G06F 1/26 , G06F 1/32

FI (6件)：

G06F12/08 579 , G06F12/08 531B , G06F12/08 553B , G06F1/00 330D , G06F1/00 332Z , G06F1/00 334P

Fターム (11件)：

5B005KK13 , 5B005MM01 , 5B005NN43 , 5B005NN53 , 5B005UU23 , 5B005UU24 , 5B011EB01 , 5B011FF01 , 5B011LL06 , 5B011LL13 , 5B011MA07

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