DRAM制御回路

発明者：
出願人/特許権者：
代理人 (1件)：山下穣平
公報種別：特許公報
出願番号（国際出願番号）：特願平11-165148
公開番号（公開出願番号）：特開2000-353384
特許番号：特許第3389152号
出願日： 1999年06月11日
公開日（公表日）： 2000年12月19日
請求項（抜粋）：

【請求項1】 CPU(Central Processing Unit、セントラル・プロセシング・ユニット)が出力する、クロックと、ライトサイクル又はリードサイクルの最初のクロックの立ち下がりの後にアクティブとなり、その後の最初のクロックの立ち上がりの後にインアクティブとなるアドレス・ストローブ信号と、前記アドレス・ストローブ信号がインアクティブからアクティブになるときに変化するアドレス信号とをもとに、DRAM(Dynamic Random Access Memory、ダイナミック・ランダム・アクセス・メモリ)の制御信号を生成するDRAM制御回路において、前記クロックと、前記アドレス・ストローブ信号をもとに、前記アドレス・ストローブ信号がアクティブとなると同時にインアクティブとなり、前記ライトサイクル又はリードサイクルの2回目のクロックの立ち下がりでアクティブとなるRAS(Row Address Select、ロー・アドレス・セレクト)信号を生成するRAS信号生成手段と、前記クロックと前記RAS信号をもとに、前記ライトサイクル又はリードサイクルの2回目のクロックの立ち上がりでロー・アドレス・セレクトからカラム・アドレス・セレクトに変化するアドレス選択信号を生成するアドレス選択信号生成手段と、前記クロックと、前記アドレス・ストローブ信号と、前記アドレス選択信号をもとに、前記アドレスストローブ信号がアクティブとなると同時にインアクティブとなり、前記ライトサイクル又はリードサイクルの3回目のクロックの立ち下がりでアクティブとなるCAS(Column Address Select、ロー・アドレス・セレクト)信号を生成するCAS信号生成手段と、を備えることを特徴とするDRAM制御回路。

IPC (2件)：

G11C 11/407 , G06F 12/02 590

FI (3件)：

G06F 12/02 590 A , G11C 11/34 362 S , G11C 11/34 354 C

引用特許：

出願人引用 (3件)

特開平3-113891
特開昭63-259744
特開昭61-258389

審査官引用 (3件)

特開平3-113891
特開昭63-259744
特開昭61-258389

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