有限状態機械を識別して回路設計を検査するシステムおよび方法

発明者： , , ,
出願人/特許権者：
代理人 (9件)：中村稔 , 大塚文昭 , 熊倉禎男 , 宍戸嘉一 , 今城俊夫 , 小川信夫 , 村社厚夫 , 西島孝喜 , 箱田篤
公報種別：特許公報
出願番号（国際出願番号）：特願2000-548819
特許番号：特許第3872954号
出願日： 1999年04月30日
請求項（抜粋）：

【請求項1】コンピュータを用いて、設計記述から有限状態機械(FSM)を抽出しテスト検証する電子式設計自動化(EDA)方法であって、電子回路がシリコンに製造される前に該電子回路デザインを設計し、シミュレーションし、そしてテストするEDAツールのためのハードウエア記述言語(HDL)データファイルの形式で、前記電子回路のデザインが入力機器を介して前記コンピュータに入力され、この場合、前記HDLデータファイルが、それぞれが構成と呼ばれる複数のHDLコードラインと、多数の前記構成を含む少なくとも1つのブロックとを有しており、前記コンピュータが、前記HDLデータファイルから複数のHDLコードラインを有したブロックを分割する処理と、前記複数のHDLコードラインのそれぞれの内部に設けられた任意の変数を識別するための処理と、前記複数のHDLコードライン内のいずれが前記複数の変数の中の特定の一つに変更できるかを確定し、これを第1の構成セットにグループ化する処理と、前記複数のHDLコードラインのうちのいずれが前記変数の特定の一つの値に依存しているかを見出し、これを第2の構成セットにグループ化する処理と、前記第2の構成セット内のHDLコードラインの変数を変更した影響が第1の構成セットのいずれのHDLコードラインに及ぶかを記述した関係データベースを検索することにより、有限状態機械を識別する処理と、前記第1の構成セット及び前記第2の構成セットに基づき、少なくとも2つの前記変数を識別する処理と、後の変数の発生に先だって、前記変数の1つが前記複数のHDLコードラインに発生するか、またはそれが前記後の変数を制御する場合、前記変数の1つをFSM状態変数として分類する処理と、テスト検証するために、前記FSM状態変数のそれぞれを各可能状態のそれぞれの変数に設定するテストベクトルセットを生成する処理と、テスト検証するために、前記生成されたテストベクトルセットをテストベンチに送る処理と、前記テストベクトルセットに基づいて前記FSM状態変数に対する前記各可能状態のセットを識別する処理と、前記識別された可能状態セットのいずれかから任意の他の状態への遷移をFSM状態遷移として識別する処理とを実行する、ことを特徴とする方法。

IPC (2件)：

G06F 17/50 ( 200 6.01) , G01R 31/28 ( 200 6.01)

FI (2件)：

G06F 17/50 670 K , G01R 31/28 F

引用特許：

審査官引用 (5件)

特許第5537580号
特許第5604895号
特許第5659555号

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