特許

J-GLOBAL ID：201103060159398800

多重プロセッサを備えたフォールトトレラントなコンピュータシステム

発明者： リチャード・ダブリュー・カッツ・ジュニア ,  ダグラス・イー・ジュウエット ,  リチャード・エー・サウスワース ,  ケニス・シー・ディベッカー ,  ニキール・エー・メータ ,  ジョン・デイビッド・アリソン ,  ロバート・ダブリュー・ホースト
出願人/特許権者： タンデム・コンピューターズ・インコーポレイテッド
代理人 (1件)： 飯塚 義仁
公報種別：特許公告
出願番号（国際出願番号）：特願平1-322463
公開番号（公開出願番号）：特開平2-202638
出願日： 1989年12月11日
公開日（公表日）： 1990年08月10日
請求項（抜粋）：

【請求項1】(a)命令ストリームを実行する複数のCPUであって、全CPUが相互に独立にクロックされて各CPUのために別々のマシンサイクルを与えていて、このマシンサイクルが、上記の命令ストリームが実行される実行サイクルと、上記の命令ストリームが実行されないストールサイクルとを含み、各CPUがメモリ要求入力/出力ポートを備える複数のCPUと、(b)上記の全CPUの全入力/出力ポートに結合され、上記の全CPUから同じ要求を受け取った後でのみメモリ要求を実施し、メモリ要求を実施するときにのみ全CPUに肯定応答信号を送る共通メモリであって、上記の全CPUの各々は、上記の肯定応答信号によって信号されたときにこの共通メモリによってメモリ要求の実施を待つ間にストールサイクルを実行する、共通メモリと、(c)全CPUの各々に備えられ、実行サイクルを計数するがストールサイクルを計数しないカウンタと、(d)上記の全CPUに結合され、外部の割り込み要求に応答する割り込み回路であって、上記の全CPUの上記の全カウンタに結合され、他のCPUが命令を実行し続ける間に同じ実行サイクルで各CPUに別々に割り込みをするために上記の全カウンタの各々において選択された計数に応答する割り込み回路とを備えた多重CPUシステム。

IPC (2件)：

G06F 11/18 310 E ,  G06F 15/16 470 J 7429-5L

引用特許：

審査官引用 (2件)

• 特公昭52-024825
  
• 特開昭52-060540