特許

J-GLOBAL ID：201103060873444149

電力用半導体素子

発明者： 齋藤 渉 ,  小野 昇太郎 ,  薮崎 宗久 ,  谷内 俊治 ,  渡辺 美穂
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-102340
公開番号（公開出願番号）：特開2011-233701
出願日： 2010年04月27日
公開日（公表日）： 2011年11月17日
要約：

【課題】オン抵抗とスイッチングノイズとを低減することが可能な電力用半導体素子を提供する。【解決手段】実施態様の電力用半導体素子は、第1導電型の第1半導体層と、前記第1半導体層の上に横方向に周期的に設けられた前記第1導電型の第2半導体層および第2導電型の第3半導体層と、を備える。前記第3半導体層の上には、前記第2導電型の第4半導体層が設けられ、前記第4半導体層の表面に前記第1導電型の第5半導体層が選択的に設けられる。前記第1半導体層に接続された第1主電極と、前記第4半導体層と前記第5半導体層とに接続された第2主電極と、を備える。前記第5半導体層の表面から前記第2半導体層に達するトレンチ溝の側壁に設けられた第1絶縁膜と、前記第1絶縁膜よりも前記トレンチ溝の底部側に設けられ、前記第1絶縁膜よりも誘電率が高い第2絶縁膜と、前記第1絶縁膜および前記第2絶縁膜を介して前記トレンチ溝に埋め込まれた制御電極と、を備える。【選択図】図1

請求項（抜粋）：

第1導電型の第1半導体層と、 前記第1半導体層の上に横方向に周期的に設けられた前記第1導電型の第2半導体層および第2導電型の第3半導体層と、 前記第3半導体層の上に設けられた前記第2導電型の第4半導体層と、 前記第4半導体層の表面に選択的に設けられた前記第1導電型の第5半導体層と、 前記第1半導体層に接続された第1主電極と、 前記第4半導体層と前記第5半導体層とに接続された第2主電極と、 前記第5半導体層の表面から前記第2半導体層に達するトレンチ溝の側壁に設けられた第1絶縁膜と、 前記第1絶縁膜よりも前記トレンチ溝の底部側に設けられ、前記第1絶縁膜よりも誘電率が高い第2絶縁膜と、 前記第1絶縁膜および前記第2絶縁膜を介して前記トレンチ溝に埋め込まれた制御電極と、 を備えたことを特徴とする電力用半導体素子。

IPC (1件)：

H01L 29/78

FI (4件)：

H01L29/78 653A ,  H01L29/78 652K ,  H01L29/78 652H ,  H01L29/78 652Q