特許
J-GLOBAL ID：201103060886455042
メモリ制御回路
発明者：
出願人/特許権者：
代理人 (3件)：
机 昌彦
, 谷澤 靖久
, 河合 信明
公報種別：特許公報
出願番号（国際出願番号）：特願平11-360827
公開番号（公開出願番号）：特開2001-175529
特許番号：特許第3546788号
出願日： 1999年12月20日
公開日（公表日）： 2001年06月29日
請求項（抜粋）：
【請求項1】複数のチャネルを備えたバーチャルチャネルメモリを制御するメモリ制御回路であって、複数のメモリマスタにそれぞれ割り当てられ、かつ各前記チャネルに1対1対応し、前記チャネルを識別するチャネル番号および前記バーチャルチャネルメモリに対するアクセスに際したメモリアドレスを保持する複数の格納領域を備えるチャネル情報格納部と、前記メモリマスタがアイドル状態になったことを検知してカウントアップし、前記メモリマスタからのアクセスが発生したらそのカウンタ値をクリアして、前記メモリマスタが長期間アクセスをしなかったことを判断するための情報を提供する前記メモリマスタ毎のアイドルカウンタと、前記メモリマスタのアクセスが発生したらカウントアップし、前記アイドルカウンタが設定値までカウントアップしたら前記アイドルカウンタのカウンタ値をクリアして、前記メモリマスタのアクセス頻度を判断するための情報を提供する前記メモリマスタ毎のアクセスカウンタと、前記アイドルカウンタが設定値までカウントアップしたら、対応する前記メモリマスタの名称をエントリし、各前記メモリマスタに割り当てられた前記格納領域を各メモリマスタ間で移動する必要性が生じたときに優先的に移動するための情報を提供する移動チャネルエントリ部と、を有することを特徴とするメモリ制御回路。
IPC (3件)：
G06F 12/00
, G06F 12/08
, G11C 11/401
G06F 12/00 571 A
, G06F 12/08 523 B
, G06F 12/08 551 G
, G11C 11/34 371 Z
