特許
J-GLOBAL ID：201103061282822213
圧縮テスト機能を有するメモリ回路
発明者：
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出願人/特許権者：
代理人 (2件)：
土井 健二
, 林 恒徳
公報種別：特許公報
出願番号（国際出願番号）：特願2001-363871
公開番号（公開出願番号）：特開2003-168299
特許番号：特許第3874653号
出願日： 2001年11月29日
公開日（公表日）： 2003年06月13日
請求項（抜粋）：
【請求項1】 多ビット出力構成のメモリ回路において,
複数のメモリセルを有する通常セルアレイ及び冗長セルアレイとを有するメモリコアと,
前記メモリコアから読み出されたNビットの出力がそれぞれ出力されるN個の出力端子と,
前記出力端子とメモリコアの間に設けられ,前記メモリコアから読み出されたNビットの出力のうち各Lビット(N=L×M)の出力が一致するか否かを検出し,一致した時はその出力データになり不一致の時は第3の状態になる圧縮出力を,前記N個の出力端子のうちの第1の出力端子に出力する出力回路と,
複数の試験コマンドにそれぞれ応答して,前記M群のLビット出力のうち前記試験コマンドに対応する群のLビット出力の前記圧縮出力を,前記出力回路に出力させる各試験モードにエントリする試験制御回路とを有し,
前記出力回路からM個の圧縮出力が時分割で出力され,
前記第3の状態になる圧縮出力に対応して,前記通常セルアレイ内の当該圧縮出力に対応するLビットのメモリセルが前記冗長セルアレイのメモリセルに置き換えられることを特徴とするメモリ回路。
IPC (4件)：
G11C 29/34 ( 200 6.01)
, G11C 29/14 ( 200 6.01)
, G01R 31/28 ( 200 6.01)
, G01R 31/3185 ( 200 6.01)
G11C 29/00 671 Q
, G11C 29/00 671 T
, G01R 31/28 B
, G01R 31/28 E
, G01R 31/28 W
