メモリ制御装置及びシリアルメモリ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：足立勉
公報種別：特許公報
出願番号（国際出願番号）：特願2001-270566
公開番号（公開出願番号）：特開2003-085123
特許番号：特許第4682485号
出願日： 2001年09月06日
公開日（公表日）： 2003年03月20日
請求項（抜粋）：

【請求項1】 1ないし複数のコマンドデータのそれぞれにスタートビットを付加したものを連結してなる可変長のフレーム構成を有するシリアルデータ、及び該シリアルデータに同期した動作クロックを外部から入力し、該動作クロックに従って前記シリアルデータを格納するシリアルデータ格納手段を備え、該シリアルデータ格納手段に格納されたコマンドデータに基づいて、複数ビット単位でデータを入出力するメモリの制御を実行するメモリ制御装置であって、前記シリアルデータ格納手段は、前記スタートビットが入力されるとスタートビット検出信号を出力するスタートビット検出手段と、前記コマンドデータに前記スタートビットを加えた長さに等しいビット数のシリアルデータを前記動作クロックに従って格納するよう構成され、且つ該シリアルデータの格納を開始する前に、前記スタートビットの信号レベルを反転させた信号レベルに格納値が初期化されるシフトレジスタ、所定の許可信号が入力されると前記シフトレジスタの最上位ビットの信号レベルが変化するまでの間、該シフトレジスタに動作クロックを供給するクロック供給制御手段、該クロック供給制御手段が動作クロックの供給を停止した後に引き続き動作クロックが入力されると超過クロック検出信号を出力する超過クロック検出手段からなる複数の制御ブロックとを備え、前記クロック制御手段は、一段目の制御ブロックでは前記スタートビット検出信号を前記許可信号とし、また二段目以降の制御ブロックでは前段の制御ブロックの超過クロック検出信号を前記許可信号として動作することを特徴とするメモリ制御装置。

IPC (3件)：

G06F 13/16 ( 200 6.01) , G06F 12/04 ( 200 6.01) , G06F 13/38 ( 200 6.01)

FI (3件)：

G06F 13/16 510 E , G06F 12/04 510 E , G06F 13/38 350

引用特許：

審査官引用 (3件)

特開昭60-035400
特開昭62-117052
特開平4-336346

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