特許

J-GLOBAL ID：201103062984009088

半導体集積回路のテスト方法

発明者： 麻生 正雄
出願人/特許権者： NECマイクロシステム株式会社
代理人 (1件)： 机 昌彦 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願2000-125455
公開番号（公開出願番号）：特開2001-305191
特許番号：特許第3465887号
出願日： 2000年04月26日
公開日（公表日）： 2001年10月31日
請求項（抜粋）：

【請求項1】 論理機能を満たすネットリストを入力し、スキャンパステスト構造を作り込み、そのネットリストをマスクパタンレイアウトした後、そのレイアウトにおけるクロストークの影響が現れやすい危険箇所を抽出し、この抽出した危険箇所にクロストークの影響が現れるようなテストパタンをゲートディレイATPGで作成するためにテスト回路を付加し、その回路におけるートディレイATPGを行って生成されたテストパタンを使って製造テストを行うことを特徴とする半導体集積回路のテスト方法。

IPC (7件)：

G01R 31/28 ,  G06F 17/50 654 ,  G06F 17/50 666 ,  G06F 17/50 670 ,  H01L 21/82 ,  H01L 21/822 ,  H01L 27/04

FI (8件)：

G06F 17/50 654 N ,  G06F 17/50 666 V ,  G06F 17/50 670 G ,  G01R 31/28 G ,  G01R 31/28 F ,  G01R 31/28 V ,  H01L 21/82 C ,  H01L 27/04 T