特許

J-GLOBAL ID：201103063300003767

半導体装置及びその製造方法

発明者： 山内 庄一 ,  浦上 泰
出願人/特許権者： 株式会社デンソー
代理人 (3件)： 伊藤 洋二 ,  三浦 高広 ,  水野 史博
公報種別：特許公報
出願番号（国際出願番号）：特願2000-079344
公開番号（公開出願番号）：特開2001-267574
特許番号：特許第3591415号
出願日： 2000年03月16日
公開日（公表日）： 2001年09月28日
請求項（抜粋）：

【請求項1】主表面(1a)と裏面(1b)とを有してなる高濃度な第1導電型の半導体基板(1)上に、パワーMOSFETと周辺素子とを共に形成してなる半導体装置であって、前記半導体基板には、前記パワーMOSFETが配置される領域に第1トレンチが形成されていると共に、前記周辺素子が配置される領域に第2トレンチが形成されており、前記第1のトレンチ内に配置され、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(2)と、前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型のソース領域(3)と、前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたゲート用トレンチ(5)と、前記ゲート用トレンチの表面に形成されたゲート絶縁膜(6)と、前記ゲート絶縁膜の表面に形成されたゲート電極(7)と、を備えて前記パワーMOSFETが構成されており、前記第2トレンチ内に配置され、前記半導体基板より低濃度とされた第1導電型の半導体層(11)と、前記半導体層内に形成された第2導電型のウェル層(12)と、を備えて前記周辺素子が構成されていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/06

FI (4件)：

H01L 29/78 656 G ,  H01L 29/78 656 B ,  H01L 29/78 653 A ,  H01L 27/06 102 A

引用特許：

審査官引用 (4件)

• 特開平3-082138
  
• 特開平3-082138
  
• 特開昭58-164258
  
• 特開昭58-164258