特許
J-GLOBAL ID：201103065783748825
パスメモリ回路およびビタビ復号回路
発明者：
出願人/特許権者：
代理人 (1件)：
山内 梅雄
公報種別：特許公報
出願番号（国際出願番号）：特願平11-248740
公開番号（公開出願番号）：特開2001-077706
特許番号：特許第3250550号
出願日： 1999年09月02日
公開日（公表日）： 2001年03月23日
請求項（抜粋）：
【請求項1】 拘束長kによって定められる複数の状態ごとに第(m-1)段(mは2以上の自然数)の第(j/4)の状態(jは2k-1以下の自然数。ただし、除算結果は小数点切り上げとする。)、第(j/4+2k-2)の状態、第(j/4+2k-3)の状態および第(j/4+2k-2+2k-3)の状態それぞれの記憶要素回路によって保持されたデータのうちから1つのデータを所定の選択信号にしたがって択一的に選択する選択手段と、この選択手段によって選択されたデータを所定のクロック信号に同期して保持する保持手段とを備える第m段の第jの状態の記憶要素回路が互いに複数接続された第1および第2のメモリ回路と、これら第1および第2のメモリ回路の最終段の記憶要素回路に前記状態ごとに保持されたデータを交互に選択出力する交互選択出力手段と、前記クロック信号の半分の周期を単位とした1時刻前の第(j/2)および第(j/2+2k-2)の状態のパスセレクト信号を保持する第1および第2の保持手段と、現時刻における第jの状態のパスセレクト信号に応じてこれら第1および第2の保持手段に保持されたデータのうちいずれか一方を選択して前記選択信号を生成する選択信号生成手段とを具備することを特徴とするパスメモリ回路。
IPC (1件)：
FI (1件)：
引用特許：
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