特許

J-GLOBAL ID：201103066379541814

半導体装置の回路設計方法及びそのプログラムを記憶した記憶媒体

発明者： 園田 基
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 西村 征生
公報種別：特許公報
出願番号（国際出願番号）：特願平11-086784
特許番号：特許第3005588号
出願日： 1999年03月29日
請求項（抜粋）：

【請求項1】 チップ上に比較的幅の広い複数本の幹電源ライン及び比較的幅の狭い複数本の枝電源ラインが格子状に形成され、各枝電源ラインに複数個の論理セルが接続されて構成される半導体装置の回路を設計する半導体装置の回路設計方法において、入力されるクロックにより同時に動作する複数個の論理セルから構成される論理セル群毎に、前記クロックが伝達される複数本の信号線について、その遅延時間が調整可能な遅延調整用バッファが挿入可能な箇所を判定し、挿入する遅延調整用バッファ挿入処理と、前記遅延調整用バッファが挿入された回路についてレイアウトを行い、得られた各論理セルの配置情報に基づいて、同一の枝電源ラインに接続される複数個の論理セル群を1個の配置論理セル群として分類する配置論理セル群分類処理と、各論理セル毎に予め算出されたノイズ値に基づいて、各配置論理セル群毎に、前記枝電源ラインにおいて、前記複数個の論理セル群が同時動作する際に発生すると予想される同時動作ノイズ値を求めると共に、当該配置論理セル群を構成する複数個の論理セル群の予め算出されたノイズ制限値を合計し、前記ノイズ制限値の合計値と前記同時動作ノイズ値との比較結果に基づいて、当該配置論理セル群を構成する複数個の論理セル群のそれぞれに挿入されている複数個の遅延調整用バッファの遅延時間を調整する同時動作ノイズ算出処理と、前記複数個の遅延調整用バッファを、前記同時動作ノイズ算出処理で調整された遅延時間と同一の遅延時間を有する遅延バッファと置き換える置換処理とを有することを特徴とする半導体装置の回路設計方法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (4件)：

G06F 15/60 658 V ,  G06F 15/60 658 K ,  G06F 15/60 658 U ,  H01L 21/82 L